title: Realia

text: La prima è il neologismo, ovvero la creazione di una nuova parola. Spesso il neologismo è un calco, ovvero la traduzione filologica della parola straniera, formando una parola semplice o composta (es. “grattacielo” per "skyscraper"). Esistono anche “mezzi calchi”, dove viene conservata solo una parte della parola composta (es. Terzo Reich), ma anche “pseudocalchi”, parole che portate da una cultura all'altra cambiano di significato (es. la parola "latte" per gli americani indica quello che in Italia è il “cappuccino”).


title: Realia

text: La seconda possibilità è la sostituzione dei realia della cultura emittente con altri realia della cultura ricevente. In questo caso però, secondo Vlahov e Florin, si attua «un'inaccettabile sostituzione del colorito del prototesto con un colorito proprio». Perciò se si attua una sostituzione forse è più opportuno optare per realia di risonanza internazionale, ma comunque comprensibile alla cultura ricevente.


title: Realia

text: La possibilità di traduzione più diffusa, secondo Vlahov e Florin, è la traduzione approssimativa dei realia. Con questo metodo si traduce in modo generico e neutro il significato del realia, perdendo il colorito e la connotazione della parola.


title: Realia

text: Un tipo è rappresentato dalla sostituzione con un'espressione generica di significato più ampio; il traduttore generalizza annullando il colorito originale per far passare l'idea dell'oggetto materiale a cui si riferisce (es. “organizzazione criminale” per "‘ndrangheta").


title: Realia

text: Un'altra sostituzione è quella con un analogo funzionale: si sostituiscono i realia originali con elemento della cultura ricevente che suscita nella cultura ricevente una reazione simile nel lettore del prototesto. Ad esempio un oggetto poco noto ma molto diffuso nella cultura emittente viene sostituito con un oggetto molto famoso in quella ricevente.


title: Realia

text: Il terzo tipo è la descrizione e spiegazione dei realia, utilizzando una perifrasi per esplicitarne il contenuto.


title: Realia

text: Un'ultima possibilità di resa dei realia è la traduzione contestuale, ovvero si tiene conto del significato globale della frase e non della singola parola e si trova una traduzione che, anche se non precisa, faccia passare il significato di fondo.


title: Realia

text: Per decidere se e come tradurre i realia bisogna considerare diversi elementi e valutare i singoli casi per capirne i vantaggi e gli svantaggi.


title: Realia

text: Innanzitutto si deve scegliere tra trascrizione/traslitterazione e traduzione, valutando che non si creino omonimi interlinguistici.


title: Realia

text: Il secondo passo è analizzare il tipo di testo che si affronta. A seconda del tipo di testo, è opportuno ponderare bene quale scelta fare. Se è un testo scientifico, è probabile che si incontrino pochi realia perché c'è una prevalenza di termini. Nella pubblicistica, statisticamente è più frequente la traslitterazione, mentre nella letteratura finzionale la scelta dipende moltissimo dalla strategia traduttiva.


title: Realia

text: Inoltre è necessario sapere il grado di conoscenza che una cultura ha di quei realia. Alcuni sono molto noti perché nota è la loro trascrizione nelle diverse lingue. Ma più i realia sono specifici più pongono problemi.


title: Realia

text: È essenziale valutare anche se la cultura ricevente è incline ad assorbire parole straniere o no. Ad esempio, la cultura francese è molto protezionista in questo campo, mentre quella italiana è più aperta a ricevere parole di altre lingue e culture. In questo caso è il traduttore o il suo committente a dover scegliere se optare per una maggiore o minore visibilità della cultura originaria del testo, decidendo il livello di traduzionalità da adottare per il lettore della cultura ricevente.


title: Realia

text: Anche il lettore modello è un elemento di valutazione per la traduzione dei realia. Il traduttore deve sapere esattamente a chi si rivolge il testo per poter valutare qual è la miglior strategia traduttiva per i realia. Come in tutte le traduzioni, non è detto che il lettore modello del prototesto coincida con quello del metatesto.


title: CPU cache

text: La CPU cache è una memoria integrata all'interno del processore e ha lo scopo di ridurre il tempo medio d'accesso alla memoria RAM. È un tipo di memoria di dimensioni ridotte ma molto veloce, che mantiene copie dei dati per i quali si fa più frequentemente accesso nella memoria principale. Non è osservabile tramite i software ma è controllata e gestita dall'hardware. È presente negli Smartphone e nei Tablet , e in alcuni tipi di sistema operativo può essere visibile direttamente attraverso il software. La gestione della cache tramite software può variare, e su alcuni non è disponibile la gestione sia Computer (Windows e Mac) che Mobile (solo iOS) infatti l’unico software mobile che è in grado di mostrare la cache per app è Android creato da Google


title: CPU cache

text: Il diagramma a sinistra mostra due memorie, la principale e la cache. Ogni posizione della memoria cache contiene un dato (una "linea di cache"), che tra i diversi tipi di cache varia tra 512 byte e 8 MB dimensione della posizione di memoria della cache è normalmente più piccola di quella di una memoria normale, che tipicamente varia tra 1 e 16 GB. Ogni posizione di memoria ha un indice, cioè un identificatore univoco utilizzato per riferirsi a quella specifica posizione. L'indice di una posizione in memoria principale è chiamato indirizzo di memoria. Ogni posizione nella cache ha anche un'etichetta (tag) che contiene l'indice in memoria principale del dato ivi caricato. Nelle cache dati, questi valori sono chiamati blocchi di cache o linee di cache. Finché la maggior parte degli accessi alla memoria avviene per i dati memorizzati nella cache, la latenza media dell'accesso alla memoria sarà più vicina alla latenza della cache piuttosto che a quella della memoria principale, perciò le performance saranno migliori.


title: CPU cache

text: Quando il processore necessita di leggere o scrivere in una data collocazione in memoria principale, inizialmente controlla se il contenuto di questa posizione è caricato in cache. Questa operazione viene effettuata confrontando l'indirizzo della posizione di memoria con tutte le etichette nella cache che potrebbero contenere il dato a quell'indirizzo. Se il processore trova che la posizione di memoria è in cache, si parla di cache hit (accesso avvenuto con successo), altrimenti di cache miss (fallimento dell'accesso). Nel caso di un cache hit, il processore legge o scrive immediatamente il dato sulla linea di cache. Il rapporto tra cache hit e accessi totali è chiamato anche hit rate ed è una misura indiretta dell'efficacia dell'algoritmo di cache.


title: CPU cache

text: Nel caso di un cache miss, ne consegue (per la maggior parte delle cache) la creazione di una nuova entità, che comprende l'etichetta appena richiesta dal processore e una copia del dato nella memoria principale. Un fallimento del genere è relativamente lento, in quanto richiede il trasferimento del dato dalla memoria principale, in taluni casi dopo avere cancellato il dato non più valido.


title: CPU cache

text: Questo è il motivo per cui una cache molto capiente, anche se gestita con un algoritmo efficiente, in talune circostanze può essere controproducente in termini di prestazioni. Infatti, il processo di cancellazione di un dato in cache scaduto e non più valido e il caricamento nella cache del dato corretto richiede tipicamente più tempo rispetto a quando la CPU legge il dato direttamente dalla memoria principale senza valersi della cache. In altre parole, una cache ampia può comportare, in specifiche situazioni di calcolo, per esempio non iterativi, un numero superiore di cache miss che di cache hit, con un sensibile degrado delle prestazioni.


title: CPU cache

text: Per poter fare spazio a nuovi dati nel caso di un "cache miss", la cache generalmente deve eliminare il contenuto di una delle linee. L'euristica che utilizza per scegliere quale dato eliminare è chiamata politica di rimpiazzamento (in inglese: replacement politics). Il problema fondamentale di ogni politica di rimpiazzamento è quello di dover predire il dato della cache che verrà richiesto nel futuro con minor probabilità.


title: CPU cache

text: Predire il futuro è difficile, soprattutto per le cache hardware che devono sfruttare regole facilmente implementabili in circuiteria, perciò esistono una serie di politiche di rimpiazzamento e nessuna di esse può essere ritenuta perfetta. Una delle più popolari, la LRU (dall'inglese "Least Recently Used", cioè "usato meno recentemente"), rimpiazza, appunto, il dato al quale si è fatto accesso meno recentemente.


title: CPU cache

text: Quando un dato è scritto nella cache, dopo un po' di tempo deve comunque essere scritto in memoria principale. La decisione del momento in cui questa scrittura deve aver luogo è controllata dalla politica di scrittura. In una cache "write-through", ogni scrittura sulla cache comporta una scrittura contemporanea nella memoria principale. In alternativa, una cache "write-back" non esegue immediatamente questa azione: al contrario, la cache tiene traccia delle linee che contengono dati da aggiornare settando opportunamente quello che viene chiamato il "dirty bit". Il dato viene effettivamente scritto in memoria solo quando esso deve essere eliminato dalla cache per far spazio a nuove informazioni. Per questa ragione, una ricerca fallita in una cache write-back spesso genera due accessi alla memoria: uno per leggere il nuovo dato, l'altro per scrivere la vecchia informazione (se indicato dal dirty bit). Sia il write-back, sia il write-through servono a mantenere la coerenza tra i livelli di memoria.


title: CPU cache

text: Esistono anche alcune politiche intermedie. La cache potrebbe essere ad esempio write-through, ma le scritture potrebbero essere temporaneamente inserite in una coda, così da processare insieme scritture multiple, ottimizzando l'accesso al bus.


title: CPU cache

text: I dati in memoria principale, dei quali esiste una copia nella cache, potrebbero essere modificati da altre cause (evento non improbabile, ad esempio, in un sistema multiprocessore), perciò i dati nella cache potrebbero diventare obsoleti. I protocolli di comunicazione tra i sistemi di gestione delle cache che conservano la consistenza dei dati sono chiamati protocolli di coerenza.


title: CPU cache

text: Il tempo impiegato per leggere un dato dalla memoria (la latenza di lettura) è importante, perché spesso una CPU potrebbe completare la propria coda di operazioni mentre aspetta l'arrivo del dato richiesto. Quando un microprocessore raggiunge questo stato, si parla di stallo della CPU. Con l'aumento della velocità dei microprocessori, l'andare in stallo per cache miss spreca molta potenza di calcolo; le CPU moderne, infatti, possono eseguire centinaia di istruzioni nello stesso tempo necessario per caricare un singolo dato dalla memoria. Sono state studiate, perciò, varie tecniche per "tenere occupata" la CPU durante questa fase. Alcuni microprocessori, come il Pentium Pro, tentano di eseguire le operazioni che seguono quella che sta aspettando il dato, se indipendenti da essa (per questo in inglese sono chiamati "out-of-order"). Il Pentium 4 usa il multithreading simultaneo (chiamato HyperThreading nella terminologia Intel), che permette ad un altro programma di usare la CPU mentre un primo programma sta aspettando l'arrivo di dati dalla memoria principale.


title: CPU cache

text: La politica di rimpiazzamento decide dove, nella cache, può risiedere una copia di una particolare posizione di memoria. Se la politica di rimpiazzamento è libera di scegliere in quale linea di cache caricare il dato, la cache è chiamata "fully associative" (o anche completamente associativa). Invece, se ogni dato in memoria può essere posizionato solo in una particolare linea di cache, essa è detta "direct mapped" (o anche a mappatura diretta). La maggior parte delle cache, però, implementa un compromesso chiamato "set associative" (o anche parzialmente associativa). Per esempio, la cache dati di livello 1 dell'AMD Athlon è "2-way set associative", cioè una particolare posizione di memoria può essere caricata in cache in due distinte posizioni nella cache dati di livello 1.


title: CPU cache

text: Se ogni posizione in memoria principale può essere caricata in due posizioni diverse, la domanda sorge spontanea: quali? Lo schema utilizzato più frequentemente è mostrato nel diagramma a lato: i bit meno significativi dell'indice della posizione di memoria vengono usati come indici per la cache e ad ognuno di questi indici sono associate due linee di cache. Una buona proprietà di questo schema è che le etichette dei dati caricati in cache non devono includere quella parte dell'indice già codificata dalla linea di cache scelta. Poiché i tag sono espressi su meno bit, occupano meno memoria ed il tempo per processarli è minore.


title: CPU cache

text: Sono stati suggeriti altri schemi, come quello della "skewed cache", dove l'indice della "way 0" è diretto, come sopra, mentre l'indice per la "way 1" è calcolato attraverso una funzione di hash. Una buona funzione di hash ha la proprietà che gli indirizzi che sono in conflitto con il direct mapping tendono a non collidere quando sono mappati con la funzione di hash, così è meno probabile che un programma soffra di un numero imprevedibilmente grande di collisioni dovuti ad un metodo d'accesso particolarmente patologico. Lo svantaggio è il ritardo aggiuntivo necessario per calcolare il risultato della funzione di hash. In aggiunta, quando diventa necessario caricare una nuova linea ed eliminarne una vecchia, potrebbe rivelarsi difficile determinare quale tra le linee esistenti è stata usata meno recentemente, in quanto la nuova linea entra in conflitto con differenti "set" di linee per ogni "way"; il tracciamento LRU è infatti normalmente calcolato per ogni set di linee.


title: CPU cache

text: L'associatività è un compromesso. Se ci sono dieci posizioni, la politica di rimpiazzamento può riempire una nuova linea, ma quando bisogna cercare un dato devono essere controllate tutte e 10 le posizioni. Controllare più posizioni necessita di più potenza, area e tempo. D'altra parte, le cache con più associatività soffrono di meno "cache miss" (vedere anche più in basso). La regola di massima è che raddoppiare l'associatività ha circa lo stesso effetto sull"'hit rate" che il raddoppio della dimensione della cache, da 1-way ("direct mapping") a 4-way. Aumenti dell'associatività oltre il 4-way hanno molto meno effetto sull'hit rate e sono generalmente utilizzati per altri motivi (vedere il virtual aliasing, più in basso).


title: CPU cache

text: Uno dei vantaggi della cache direct mapped è che permette un'esecuzione speculativa semplice e veloce. Una volta che l'indirizzo è stato calcolato, è nota quale sia la linea di cache che potrebbe contenere il dato. Questa può essere letta ed il processore può continuare a lavorare con quel dato prima che finisca di controllare che l'etichetta effettivamente combaci con l'indirizzo richiesto.


title: CPU cache

text: L'idea che il processore utilizzi i dati in cache prima ancora che sia verificata la corrispondenza tra etichetta ed indirizzo può essere applicata anche alle cache associative. Un sottoinsieme dell'etichetta, chiamato in inglese "hint", può essere utilizzato per scegliere temporaneamente una delle linee di cache associate all'indirizzo richiesto. Questo dato può essere utilizzato dalla CPU in parallelo, mentre l'etichetta viene controllata completamente. Questa tecnica lavora al meglio quando usata nel contesto della traduzione degli indirizzi, come spiegato più in basso.


title: CPU cache

text: Con fallimento della cache (in inglese cache miss) ci si riferisce ad un intento fallito nel leggere o scrivere un pezzo di dati nella cache, che ha come risultato una latenza molto più lunga nell'accesso alla memoria principale. Per un fallimento nella lettura dalla cache istruzioni, il processore deve aspettare ("stallo") finché l'istruzione non è caricata dalla memoria principale. Un fallimento della cache causato dal caricamento di un dato può invece essere meno doloroso, perché le altre istruzioni non correlate ad esso possono comunque essere eseguite, finché l'operazione che richiede i dati da caricare può essere eseguita. Comunque, i dati sono spesso usati immediatamente dopo l'istruzione di caricamento. L'ultimo caso di "cache miss", cioè un fallimento in scrittura, è il meno preoccupante, perché di solito la scrittura è bufferizzata. Il processore può continuare tranquillamente finché il buffer non è pieno. (Non esiste un fallimento nella scrittura della cache istruzioni perché esse sono di sola lettura.)


title: CPU cache

text: Per minimizzare la frequenza di "cache miss", un grande sforzo di analisi è stato fatto sul comportamento della cache per trovare la miglior combinazione di dimensione, associatività, dimensione dei blocchi e così via. Sequenze di referenze di memoria create dai programmi di benchmark sono salvati come "address traces". Ulteriori analisi simulano molte differenti possibilità di implementazione della cache basate su queste lunghe "address traces". Far capire come le molteplici variabili modifichino la frequenza di cache hit può risultare abbastanza confusionario. Un contributo significante fu fatto da Mark Hill, il quale separò i vari fallimenti della cache in tre categorie (conosciute come ""le tre C""):


title: CPU cache

text: Il grafico a destra riassume la performance della cache vista dai benchmarks della porzione degli interi di un SPEC CPU2000, ripresa da Hill e Cantin . Questi benchmark servono a rappresentare il tipo di carico di lavoro che una postazione di lavoro potrebbe subire un giorno qualsiasi. In questo grafico possiamo vedere i differenti effetti delle "tre C".


title: CPU cache

text: All'estrema destra, quando la cache size assume un valore "Inf" (che, in altre parole, tende all'infinito), abbiamo i "compulsory misses". Se volessimo migliorare le caratteristiche dello SpecInt2000, aumentare la dimensione della cache oltre 1MB sarebbe praticamente inutile.


title: CPU cache

text: La frequenza di fallimento della "cache fully-associative" rappresenta a pieno la frequenza dei "capacity misses". Nelle simulazioni, è stata scelta una regola di rimpiazzamento LRU: questo mostra che per minimizzare la frequenza dei "capacity misses" sarebbe necessaria una regola di rimpiazzamento perfetta, come se ad esempio un veggente indagasse nel futuro per trovare una posizione della cache che non stia per essere utilizzata.


title: CPU cache

text: Notare come, nella nostra approssimazione della frequenza dei "capacity misses", il grafico abbia una brusca caduta tra i 32KB e i 64KB. Questo indica che il benchmark ha un working set di circa 64KB. Un progettista di cache, esaminando questi benchmark, sarebbe fortemente tentato di impostare la dimensione della cache appena sopra i 64KB, piuttosto che appena sotto questo valore. Bisogna notare inoltre che, su questa simulazione, nessun tipo di associatività può far andare una cache a 32KB bene come una da 64KB 4-way, o addirittura come una direct-mapped da 128KB.


title: CPU cache

text: Infine, notare che tra i 64KB ed 1MB c'è una grande differenza tra la cache di tipo direct-mapped e quella fully-associative. Questa differenza è la frequenza dei "conflict misses". Secondo i dati del 2004, le cache di secondo livello montate direttamente sul chip del processore tendono a stare in questo intervallo di valori, in quanto le cache piccole sono veloci abbastanza da essere cache di primo livello, mentre quelle più grandi sono troppo costose per essere montate economicamente sul chip stesso (l'Itanium 2 ha una cache di terzo livello da 9MB, la più grande cache on-chip disponibile sul mercato nel 2004). Dal punto di vista della frequenza dei "conflict misses", risulta che la cache di secondo livello trae un grande beneficio dall'alta associatività.


title: CPU cache

text: Questo beneficio era ben conosciuto nei tardi anni ottanta e primi anni novanta, quando i progettisti di CPU non potevano far stare grandi cache sui chip e non disponevano di sufficiente larghezza di banda per implementare alta associatività sulle cache al di fuori del chip del processore. Furono provate varie soluzioni: il MIPS R8000 usava delle costose SRAM off-chip dedicate, che includevano dei comparatori di etichette e dei grandi driver, per implementare una cache associativa 4-way da 4MB. Il MIPS R10000 usava dei chip ordinari di SRAM per le etichette. L'accesso alle etichette, in entrambe le direzioni, necessitava di due cicli: per ridurre la latenza, il R10000, per ogni accesso, cercava di predire quale modo della cache sarebbe stato quello corretto.


title: CPU cache

text: Con cache colpita (in inglese cache hit) ci si riferisce invece ad un successo da parte del processore nel trovare l'indirizzo della posizione di memoria tra le varie etichette della cache che potrebbero contenerlo.


title: CPU cache

text: In caso di successo, il processore può leggere ("Hit di lettura di cache") o scrivere ("Hit di scrittura di cache") il dato sulla linea di cache.


title: CPU cache

text: In caso di "Hit di lettura", il processore legge la parola direttamente dalla cache senza coinvolgere la memoria centrale.


title: CPU cache

text: Per quanto riguarda la "Hit di scrittura", ci si rimanda all'approfondimento sulla politica di scrittura della cache


title: CPU cache

text: La maggior parte delle CPU comunemente utilizzate implementano un qualche tipo di memoria virtuale. In pratica, ogni programma che gira sulla macchina vede il proprio spazio di memoria, che contiene codice e dati per il solo programma stesso, in maniera semplificata. Ogni programma mette tutto nel proprio spazio di memoria senza preoccuparsi di quello che gli altri programmi fanno nei loro rispettivi spazi di memoria.


title: CPU cache

text: La memoria virtuale richiede che il processore traduca gli indirizzi virtuali generati dal programma in indirizzi fisici nella memoria principale. La porzione del processore che fa questa traduzione è conosciuta come la "memory management unit" (MMU). La MMU può accedere velocemente alla tabella di traduzioni attraverso il Translation Lookaside Buffer (TLB), che è una cache di mappature per la page table del sistema operativo.


title: CPU cache

text: Una nota storica: i primi sistemi con memoria virtuale erano molto lenti, perché richiedevano un accesso alla page table (residente in memoria) prima di ogni accesso programmato alla memoria. Senza cache, questo dimezza la velocità di accesso alla memoria della macchina. Per questo motivo, la prima cache hardware usata in un computer non è stata una cache di dati o di istruzioni, ma invece una TLB.


title: CPU cache

text: L'esistenza di indirizzi fisici e virtuali pone la questione su quali di essi utilizzare per le etichette e gli indici della cache. La motivazione di usare indirizzi virtuali è la velocità: una cache di dati con indici ed etichette virtuali esclude la MMU dalle operazioni di caricamento ed uso dei dati dalla memoria. Il ritardo provocato dal caricamento dei dati dalla memoria RAM ("load latency") è cruciale per le prestazioni della CPU: per questo motivo, la maggior parte delle cache di livello 1 sono indicizzate con indirizzi virtuali, permettendo alla MMU di ricercare nella TLB in parallelo con il recupero dei dati dalla cache della RAM.


title: CPU cache

text: L'indirizzamento virtuale non è sempre la scelta migliore: introduce, ad esempio, il problema degli "alias virtuali", cioè la cache potrebbe immagazzinare in più posizioni il valore di uno stesso indirizzo fisico. Il costo per la gestione degli alias virtuali cresce con la dimensione della cache e, come risultato, la maggior parte delle cache di livello 2 e superiori sono indicizzate con indirizzi fisici.


title: CPU cache

text: Non è comune, invece, l'uso degli indirizzi virtuali per le etichette ("virtual tagging"). Se la ricerca nella TLB finisse prima di quella nella cache RAM, allora l'indirizzo fisico sarebbe disponibile in tempo per il confronto delle etichette e, quindi, il virtual tagging non sarebbe necessario. Cache di grandi dimensioni, quindi, tendono ad essere etichettate con indirizzi fisici ("physically tagged") e solo le piccole cache con bassa latenza sono virtually tagged. Nelle CPU più recenti il virtual tagging è stato sostituito dai "vhints", come descritto più in basso.


title: CPU cache

text: Il tipico modo con cui il processore garantisce che gli alias virtuali funzionino correttamente è ordinarli in maniera che, in ogni istante, solo un alias virtuale possa essere nella cache.


title: CPU cache

text: Ogni volta che un nuovo valore è aggiunto alla cache, il processore cerca altri alias virtuali e li rimuove. Questa operazione avviene solo in caso di un fallimento della cache. Nessun lavoro particolare è necessario durante un cache hit, il che aiuta a mantenere il più rapido possibile il percorso veloce nella cache.


title: CPU cache

text: La via più immediata per trovare gli alias è di mapparli tutti alla stessa area della cache. Questo succede, per esempio, se il TLB ha pagine da 4KB, e la cache è direct-mapped e a 4KB o meno.


title: CPU cache

text: Le moderne cache di primo livello sono molto più grandi di 4KB, ma le pagine di memoria virtuale sono rimaste della stessa dimensione. Se, per esempio, la cache è da 16KB e indicizzata virtualmente, ogni indirizzo fisico può essere indirizzato da 4 diverse posizioni della cache, per altrettanti indirizzi virtuali. Se la cache fallisce, tutte e quattro le posizioni devono essere controllate per verificare se i loro indirizzi fisici corrispondenti effettivamente coincidono con l'indirizzo fisico dell'accesso che ha generato il fallimento.


title: CPU cache

text: Questi controlli sono gli stessi che una cache "set associative" usa per selezionare una particolare corrispondenza. Quindi se un cache indicizzata virtualmente da 16KB, 4-way set associative, viene usata con pagine di memoria virtuale da 4KB, non è necessario alcun lavoro aggiuntivo per eliminare gli alias virtuali in caso di cache miss, in quanto i controlli sono già stati effettuati durante il controllo della cache.


title: CPU cache

text: Usiamo ancora un AMD Athlon come esempio: esso ha una cache dati di primo livello da 64KB, con pagine da 4KB, set associative 2-way. Quando la cache dati di primo livello risente di un fallimento, 2 dei 16 (=64KB/4KB) possibili alias virtuali sono già stati controllati e sono necessari sette ulteriori cicli del circuito di controllo delle etichette per completare l'eliminazione degli ulteriori alias virtuali.


title: CPU cache

text: Anche l'etichettatura virtuale (Virtual tagging) è possibile. Il grande vantaggio del virtual tag è che, per le cache associative, permettono la corrispondenza delle etichette prima che la traduzione da virtuale a fisica sia fatta. Comunque,


title: CPU cache

text: È possibile per il sistema operativo assicurarsi che più virtual aliases siano contemporaneamente residenti nella cache. Il sistema operativo garantisce questo sforzando il "page coloring" che viene descritto più avanti. Alcuni recenti processori RISC (SPARC, RS/6000) hanno preso questo approccio. Non è stato usato di recente, siccome il costo dell'hardware per scoprire e rimuovere gli alias virtuali si è abbassato mentre la complessità e il prezzo prestazionale del software per un perfetto page coloring si è alzato.


title: CPU cache

text: Potrebbe essere utile distinguere le due funzioni di etichettatura in una cache associativa: vengono utilizzate per determinare quale modalità del set di informazioni da selezionare, e vengono utilizzate per determinare se la cache fallisce o no. La seconda funzione deve essere sempre corretta, ma è permesso alla prima funzione di indovinare, e avere la risposta sbaglia occasionalmente.


title: CPU cache

text: Alcuni processori (Ad esempio recenti SPARC) hanno le cache sia con etichette virtuali che fisiche. Le etichette virtuali vengono utilizzate per la selezione del modo, e le etichette fisiche sono utilizzate per determinare il centro o il fallimento. Questo tipo di cache favorisce il vantaggio della latenza di una cache a etichette virtuali, e la semplice interfaccia software di una cache a etichette fisiche. Supporta il costo aggiunto di etichette duplicate, comunque. Anche durante i processi di fallimento, i modi alternati del della linea della cache devono essere controllati per virtual alias e per ogni corrispondenza rimossa.


title: CPU cache

text: L'area extra (e qualche latenza) può essere mitigata mantenendo "virtual hints" con ogni informazione della cache invece che con etichette virtuali. Questi hints sono un sottoinsieme o hash di un'etichetta virtuale, e vengono utilizzati per selezionare il modo della cache tramite cui prelevare un dato e un'etichetta fisica. Con una cache virtually tagged, ci potrebbe essere una corrispondenza di virtual hint ma una non corrispondenza di etichetta fisica, in questo caso la informazione nella cache con la corrispondenza dell'hint deve essere rimossa cosicché accessi alla cache dopo il riempimento della cache in questo indirizzo avranno solamente una sola corrispondenza di hint. Siccome gli hint hanno minori bit delle etichette virtuali distinguerli uno dall'altro, una cache con hint virtuali soffre di più mancanze di conflitti di una cache a etichette virtuali.


title: CPU cache

text: Forse la riduzione finale di hint virtuali può essere trovata nel Pentium 4 (Willamette and Northwood cores). In questi processori, l'hint virtuale è effettivamente di soli 2 bit, e la cache è 4-way associative. In effetti, l'hardware mantiene una semplice permutazione da indirizzi virtuali a indirizzi di cache, cosicché nessun CAM sia necessario per selezionare quello giusto dei quattro modi di recupero.


title: CPU cache

text: Cache indicizzate fisicamente larghe (solitamente cache secondarie) riscontrano un problema: il sistema operativo piuttosto che le applicazioni controlla quali pagine collidono vicendevolmente nella cache. Differenze nell'allocazione delle pagine da un programma portano al prossimo livello di differenze nei percorsi di collisione della cache, i quali possono portare a differenze molto larghe nelle prestazioni dei programmi. Queste differenze possono far diventare molto difficile ottenere un consistente e ripetibile tempo di benchmark per i programmi in esecuzione, che porta ingegneri pagati e sconsolati a richiedere che gli autori del sistema operativo risolvano il problema.


title: CPU cache

text: Per capire il problema, consideriamo una CPU con 1MB di cache di livello-2 direct-mapped indicizzata fisicamente e 4KB di pagine di memoria virtuale. Pagine fisiche in sequenza si mappano in posizioni in sequenza nella cache fino a che dopo 256 pagine il percorso torna su se stesso. Possiamo etichettare ogni pagina fisica con un colore da 0-255 per denotare dove nella cache può andare. Posizioni all'interno di pagine fisiche con colori differenti non possono entrare in conflitto nella cache.


title: CPU cache

text: Un programmatore che voglia usare al massimo l'uso della cache potrebbe arrangiare i suoi accessi del programma cosicché solo 1MB di data necessiti di essere messo in cache per volta, tutto questo evitando fallimenti di capacità. Ma dovrebbe anche assicurarsi che gli accessi non abbiano fallimenti di conflitto. Un modo per pensare a questo problema è di suddividere le pagine virtuali che utilizza il programma ed assegnare a loro colori virtuali nello stesso modo come colori fisici erano assegnati a pagine fisiche precedentemente. Il programmatore può poi arrangiare gli accessi del suo codice in modo che due pagine con lo stesso colore virtuale non siano in uso nello stesso momento. C'è una distesa letteratura su queste ottimizzazioni (per esempio. Loop nest optimization), proveniente soprattutto dalla comunità High Performance Computing (HPC).


title: CPU cache

text: Il concetto è che mentre tutte le pagine in uso in un determinato momento, potrebbero avere differenti colori virtuali, alcune potrebbero avere lo stesso colore fisico, Infatti, se il sistema operativo assegna pagine fisiche a pagine virtuali in modo casuale ed uniforme, è molto probabile che alcune pagine abbiano lo stesso colore fisico, e quindi posizioni da queste pagine coincidano nella cache (questo è il Birthday paradox).


title: CPU cache

text: La soluzione sta nel fare in modo che il sistema operativo tenti di assegnare pagine fisiche colorate diversamente a differenti colori virtuali, una tecnica chiamata "page coloring". Sebbene la mappatura attuale da colori virtuali a fisici sia irrilevante per le prestazioni del sistema, mappature dispari sono difficili da tracciare e hanno piccoli benefici, quindi la maggior parte degli approcci alla colorazione delle pagine tenta semplicemente di tenere pagine fisiche e virtuali colorate nello stesso modo.


title: CPU cache

text: Se il sistema operativo può garantire che ogni pagina fisica si riferisca ad un solo colore virtuale, allora non vi sono virtual alias, ed il processore può usare cache virtually indexed senza la necessità di controlli su extra virtual alias durante la gestione del fallimento. Alternativamente il sistema operativo può svuotare una pagina dalla cache quantunque cambi da un colore virtuale ad un altro. Come menzionato prima, questo approccio fu usato da qualche recente progettazione SPARC e RC/6000.


title: CPU cache

text: I processori moderni dispongono sul chip di cache multiple con cui interagire. Due motivi, in particolare, hanno portato allo sviluppo della attuale gerarchia delle cache.


title: CPU cache

text: Il primo motivo è che CPU con pipeline accedono alla memoria da molteplici punti nella pipeline: recupero delle istruzioni, traduzione indirizzi da virtuali a fisici, e recupero dei dati. Per un semplice esempio: Classic RISC Pipeline. La naturale implementazione è di utilizzare differenti cache fisiche per ognuno di questi punti, cosicché nessuna risorsa fisica debba essere programmata per servire due punti nella pipeline. Sebbene la pipeline finisca naturalmente con almeno tre cache separate (istruzioni, TLB, e data), ognuna è specializzata in un ruolo particolare.


title: CPU cache

text: Una victim cache è una cache utilizzata per mantenere blocchi rimossi dalla cache della CPU a causa di un conflict miss o capacity miss. La victim cache è situata tra la cache primaria e la memoria sottostante, e mantiene solamente i blocchi rimossi dopo un miss. Questa tecnica è utilizzata per ridurre la penalità in cui si incorre per un fallimento della cache, perché può accadere che i dati che sono nella victim cache vengano richiesti qualche tempo dopo, e allora invece di dichiarare un miss, e andare in memoria a recuperare questi dati, si controlla la victim cache e si utilizzano i dati che sono ancora dentro di essa.


title: CPU cache

text: La victim cache originale su un HP PA7200 fu una cache piccola, fully-associative. Processori posteriori, come gli AMD Athlon, Athlon XP e Athlon 64 utilizzano la cache secondaria molto grande come una victim cache, per evitare ripetizioni di immagazzinamenti del contesto sulla cache primaria.


title: CPU cache

text: Uno dei più estremi esempi di specializzazione della cache è quello della trace cache utilizzata nei microprocessori Pentium 4. Una trace cache è un meccanismo per aumentare il fetch bandwidth di istruzioni immagazzinando tracce di istruzioni che sono già state immagazzinate. Il meccanismo fu per la prima volta proposta da Eric Rotenberg, Steve Bennett e Jim Smith nel loro articolo del 1996: ""Trace Cache: a Low Latency Approach to High Bandwidth Instruction Fetching.""


title: CPU cache

text: Una trace cache immagazzina le istruzioni anche dopo che esse siano state eseguite, o come vengono ritirate. Generalmente, le istruzioni vengono aggiunte alle trace cache in gruppi che rappresentano sia blocchi individuali di base che tracce di istruzioni dinamiche. Un blocco base consiste in un gruppo di istruzioni non-branch (Non suddivise) che finiscono con una ramificazione. Una traccia dinamica ("trace path" o "traccia del percorso") consistono nelle solo istruzioni di cui il risultato viene effettivamente utilizzato, ed elimina le istruzioni seguenti che prendono ramificazioni (Siccome non sono eseguite); una traccia dinamica può essere il concatenamento di multipli di blocchi base. Questo permette all'unità di recupero delle istruzioni di recuperare parecchi blocchi basici, senza la preoccupazioni riguardante la ramificazione nel flusso delle esecuzione.


title: CPU cache

text: Le linee di traccia vengono immagazzinate nella trace cache in base al program counter della prima istruzione nella traccia e un set di predizioni di ramificazioni. Questo permette l'immagazzinamento di differenti tracce di percorsi che iniziano con lo stesso indirizzo, ognuna delle quali rappresenta differenti risultati di ramificazione. Nello stage dell'immagazzinamento delle istruzioni di un'Instruction pipeline, il program counter corrente insieme ad un set di predizioni di ramificazione viene controllato nella trace cache per un hit. Se un hit avviene, una linea di trace viene fornita per recuperare quale non deve andare in una cache regolare o in memoria per queste istruzioni. la trace cache continua ad alimentare la fetch unit fino a che la linea di traccia finisce o fino a che vi sia una misprediction nella pipeline. Se c'è un fallimento, una nuova traccia inizia ad essere creata. Il vantaggio rispetto alle normali cache per il codice è che non vengono mantenute in cache tutte le istruzioni successive ad un branch che sia incondizionato o predetto come non seguito: il risultato è che non si formano "bolle" di codice non utilizzato che sprecano spazio di memoria della cache.


title: CPU cache

text: Le Trace cache vengono anche impiegate in processori quali l'Intel Pentium 4 per immagazzinare micro operazioni già decodificate, o traduzioni di complesse istruzioni x86, cosicché alla successiva richiesta della stessa istruzione, non debba essere decodificata.


title: CPU cache

text: L'idea che sta alla base della trace cache è che nei processori CISC che internamente utilizzano istruzioni RISC, come il Pentium 4, la decodifica delle istruzioni è un'operazione estremamente onerosa, e il suo risultato dovrebbe essere sfruttato al meglio. Utilizzare una trace cache in luogo di una normale cache ha proprio questo vantaggio: non dover decodificare un'istruzione già incontrata durante l'esecuzione di un programma.


title: CPU cache

text: Ultimamente la trace cache non gode di molti favori a causa di alcuni difetti. Il primo è che molte istruzioni RISC sono tradotte in una singola istruzione CISC in un solo ciclo di clock, e le istruzioni che necessitano di più cicli di clock per essere tradotte in più istruzioni di tipo RISC sono relativamente poche e poco frequenti, per cui il vantaggio effettivo della trace cache è limitato. A questo si aggiunge il fatto che, nel caso dell'architettura di Intel, le istruzioni di tipo CISC hanno lunghezza variabile in genere tra 1 e 6 byte (tra gli 8 e i 48 bit), mentre tutte le istruzioni RISC utilizzate internamente hanno lunghezza fissa di 118 bit. Quindi a parità di dimensioni una trace cache contiene molte meno istruzioni di una cache normale. Questi svantaggi hanno portato l'Intel a non utilizzare la trace cache nelle sue ultime architetture: l'Intel Core e l'Intel Core 2.


title: CPU cache

text: Il secondo motivo è il fondamentale compromesso tra la cache latency ed l'hit rate. Le cache più grandi sono più lente e hanno migliori hit rate. Per migliorare questo "tradeoff", molti sistemi utilizzano livelli multipli di cache, con cache piccole e veloci che si appoggiano a cache più grandi e più lente. Siccome la differenza di latenza tra la memoria principale e le cache più veloci è diventata più grande, alcuni processori hanno cominciato ad utilizzare anche tre livelli di cache nel chip. Per esempio nel 2003, Itanium II iniziò ad essere fornito con una cache sul chip unificata di livello 3 di 6MB. L'IBM Power 4 series ha una cache di livello 3 a 256MB fuori dal chip, condivisa attraverso parecchi processori.


title: CPU cache

text: Le cache multilivello generalmente operano controllando dapprima le cache a livello 1; se avviene un hit, il processore procede ad alta velocità. Se la cache più piccola “fallisce”, allora viene controllata quella più grande e così via, fino a dover accedere alla memoria principale.


title: CPU cache

text: Le cache multi livello introducono un nuovo modello decisionale. Per esempio, in alcuni processori (come gli Intel Pentium 2, 3, e 4, così come in molti RISC), i dati nella cache L1 possono essere anche in quella L2. Queste cache vengono denominato inclusive. Altri processori (come l'AMD Athlon) hanno cache exclusive in cui è garantito che i dati siano al massimo in una delle cache L1 o L2.


title: CPU cache

text: Il vantaggio delle cache exclusive è che memorizzano più dati. Questo vantaggio aumenta con cache più grandi (le implementazioni Intel x86 invece no). Un vantaggio delle cache inclusive è che quando device esterni o altri processori in un sistema multiprocessore desiderano rimuovere una linea di cache dal processore, devono far controllare al processore solo la cache L2. Nelle gerarchie di cache che non usano l'inclusione, le cache L1 devono essere controllate anch'esse. C'è una correlazione tra la associatività delle cache L1 e L2: se le cache L2 non hanno almeno tanti modi come tutte le L1 insieme, l'effettiva associatività delle cache L1 risulta confinata.


title: CPU cache

text: Un altro vantaggio delle cache inclusive è che le cache più grandi possono usare linee di cache più grandi, che riducono la dimensione delle etichette delle cache secondarie. Se la cache secondaria è di un ordine di grandezza maggiore di quella primaria, e i dati della cache sono di un ordine di grandezza più grande delle etichette della cache, queste etichette di dati salvati può essere confrontato con l'area incrementale necessaria ad immagazzinare i dati nella cache L1 ed L2.


title: CPU cache

text: Come menzionato prima, grandi computer hanno a volte un'altra cache tra quella L2 e la memoria principale chiamata cache L3. Questa cache è implementata generalmente su un chip separato dalla CPU, e come nel 2004, ha una capacità dai 2MB ai 256MB. Queste cache costeranno ben oltre i $1000 da costruire, ed i loro benefici dipenderanno dai percorsi di accesso delle applicazioni. Workstation x86 di fascia alta e server sono ora disponibili con un'opzione per la cache L3.


title: CPU cache

text: Infine, dall'altro lato della gerarchia della memoria, Il Register file della CPU può essere considerato la più piccola, veloce cache nel sistema, con la speciale caratteristica che viene richiamata dal software—tipicamente da un compilatore, siccome alloca registri che devono mantenere valori recuperati dalla memoria principale.


title: CPU cache

text: Per illustrare sia la specializzazione che il multilivello delle cache, qui è la gerarchia della cache di un AMD Athlon 64, la cui implementazione del core è conosciuta come "architettura K8".


title: CPU cache

text: La K8 ha 4 cache specializzate: una cache di istruzioni, una di istruzioni TLB, una cache di dati ed una di dati TLB. Ognuna di queste cache è specializzata:


title: CPU cache

text: La K8 ha anche cache a multilivello. Vi sono TLB di istruzioni e dati di secondo livello, che immagazzinano solo mappature di PTE da 4KB. Sia le cache di istruzioni che di dati e le varie TLB, possono essere riempite dalla grande cache unified di livello 2. Questa cache è esclusiva per entrambe le cache L1 di dati e istruzioni, il che significa che qualsiasi line a 8-byte può risiedere in una delle cache di istruzioni L1, cache di dati L1 o cache L2. È comunque possibile per una linea nella cache dei dati di avere un PTE che sta anche in una delle cache TLB—il sistema operativo è responsabile di tenere le TLB coerenti scaricandone porzioni quando la page table nella memoria vengono aggiornate.


title: CPU cache

text: La K8 memorizza informazioni che non vengono mai immagazzinate in memoria—prediction information. Queste cache non vengono visualizzate nel diagramma precedente. Siccome è solito per questa classe di CPU, la K8 ha un branch prediction abbastanza complesso, con tabelle che aiutano a predire quali percorsi vengono presi ed altre tabelle che predicono gli obbiettivi dei percorsi e salti. Alcune di queste informazioni vengono associate con delle istruzioni, sia nella cache di istruzioni L1 sia in quella unified L2.


title: CPU cache

text: La K8 utilizza un interessante meccanismo per immagazzinare le informazioni di predizione con le istruzioni nella cache secondaria. Le linee nella cache secondaria sono protette dalla corruzione dei dati involontaria (ad esempio un colpo di particelle alfa tramite l'ECC o tramite la parità, in dipendenza che queste linee siano state rimosse dalla cache dei dati o da quella delle istruzioni. Siccome il controllo di parità occupa meno bit di quello ECC, le linee dalla cache di istruzioni hanno pochi bit in avanzo. Questi bits vengono usati dal calcolo delle predizioni dei percorsi associati con quelli delle istruzioni. Il risultato finale è che il predittore di percorsi ha un grande tabella storica, quindi ha una migliore accuratezza.


title: CPU cache

text: Altri processori hanno altri tipi di predittori. (ad esempio lo store-to-load bypass predictor nel DEC Alpha 21264), ed altri svariati predittori specializzati sono facilmente pensabili da essere integrati nei futuri processori.


title: CPU cache

text: Questi predittori sono cache nel senso che immagazzinano informazioni che sono costose da calcolare. Alcune delle terminologie utilizzate nel discutere i predittori sono le stesse di quelle per le cache (si parla di hit nel predittore di percorsi), ma i predittori non sono generalmente pesati come parte della gerarchia delle cache.


title: CPU cache

text: La K8 mantiene le istruzioni e i dati delle cache coerenti nell'hardware, il che significa che un immagazzinamento in un'istruzione appena dopo l'immagazzinamento dell'istruzione cambierà l'istruzione seguente. Altri processori, come quelli nella famiglia Alpha e MPS, sono basati sul software per mantenere le cache di istruzioni coerenti. Gli immagazzinamenti non sono garantiti di essere visti nel fiume di istruzioni a meno che un programma chiami un'opzione del sistema operativo per assicurarsi della coerenza. L'idea è quella di risparmiare la complessità dell'hardware sull'assunzione che il codice automodificante è raro.


title: CPU cache

text: La gerarchia di cache si allarga se consideriamo il software come l'hardware. Il register file nel core di un processore può essere considerata una cache molto piccola, veloce i quali hit, fallimenti, e riempimenti sono previsti dal compilatore prima del tempo. (vedi specialmente Loop nest optimization.) I register file a volte hanno anch'essi una gerarchia: La Cray-1 (circa del 1976) aveva 8 registri scalari e 8 registri di indirizzi che erano generalmente utilizzabili, aveva anche 64 registri scalari e 64 registri di indirizzi di tipo "B". I registri di tipo "B" potevano essere caricati più velocemente di quelli nella memoria principale, in quanto il Cray-1 non aveva una cache di dati.


title: CPU cache

text: Dato che le letture dalla cache sono operazioni piuttosto comuni che impiegano più di un solo ciclo, la ricorrenza da un caricamento di un'istruzione alla istruzione stessa tende ad essere il percorso più critico nella buona progettazione dei processori, cosicché i dati in questo percorso perdano il minor tempo possibile. Come risultato la cache L1 è il componente più sensibile alle latenze sul chip.


title: CPU cache

text: La cache più semplice è una cache virtually indexed direct-mapped. L'indirizzo virtuale è calcolato con un sommatore, la parte più significativa dell'indirizzo viene estratta ed utilizzata per indicizzare una SRAM, la quale ritorna i dati immagazzinati. Il data viene allineato a livello di byte in un byte shifter, e da lì è passato alla successiva operazione. Non c'è alcuna necessità di alcun controllo di etichetta nel loop interno—infatti, le etichette non necessitano nemmeno di essere lette. Più tardi nella pipeline, ma prima che l'istruzione sia effettivamente caricata, l'etichetta per dei dati caricati deve essere letta, e controllata con l'indirizzo virtuale per rassicurarsi che ci fosse stato un cache hit. In caso di fallimento, la cache viene aggiornata con la linea richiesta e la pipeline viene fatta ripartire.


title: CPU cache

text: Una cache associativa è molto più complicata, siccome alcuni elementi di dati devono essere letti per determinare quale punto della cache selezionare, una cache level-1 set-associative N-way solitamente legge tutte le possibili N etichette ed N dati in parallelo, dopo di che sceglie i dati associati con l'etichetta corrispondente. Le cache Level-2 a volte risparmiano potenza leggendo prima l'etichetta, cosicché solo un elemento di dato venga letto dalla SRAM.


title: CPU cache

text: Il diagramma a destra serve a chiarire il modo in cui i vari campi degli indirizzi vengono utilizzati. Il diagramma mostra le SRAM, indicizzazioni e multiplexing per una cache virtually tagged e virtually indexed 4KB, 2-way set-associative con 64 B linee, una lettura di larghezza a 32b e 32b di virtual address.


title: CPU cache

text: Siccome la cache è da 4KB e ha linee da 64B, ci sono giusto 64 linee nella cache, e ne leggiamo due per volta da un'etichetta SRAM la quale ha 32 righe, ognuna con un paio di etichette da 21 bit. Sebbene qualsiasi funzione di indirizzi virtuali bit 31 attraverso 6 può essere usata per indicizzare etichette e dati SRAM, è più semplice usare i bit meno significativi.


title: CPU cache

text: Similmente, siccome la cache è da 4KB e ha un percorso di lettura da 4B, e legge due modi per ogni indirizzo, i dati SRAM sono da 512 righe larghi 8 byte.


title: CPU cache

text: Una cache più moderna potrebbe essere da 16KB, 4-way set-associative, virtually indexed, virtually hinted, e physically tagged, con linee da 32B, letture da 32b e indirizzi fisici da 36 bit. La ricorrenza di lettura di percorsi per questi tipi di cache assomigliano molto al percorso di sopra. Invece di etichette, vengono letti vhints, e confrontati con un sottoinsieme di indirizzi virtuali. Più tardi nella pipeline, l'indirizzo virtuale viene tradotto in un indirizzo fisico dalla TLB, e la etichetta fisica viene letta (giusto una, siccome il vhint fornisce quale modo della cache da leggere). Finalmente l'indirizzo fisico è confrontato con l'indirizzo dell'etichetta per determinare se sia avvenuto un hit.


title: CPU cache

text: Alcune implementazioni SPARC hanno migliorato la velocità delle loro cache L1 di pochi ritardi collassando il sommatore dell'indirizzo virtuale nei decoder SRAM.


title: Sauber C37

text: La Sauber C37 è una vettura da Formula 1 realizzata dalla Sauber per prendere parte al campionato mondiale di Formula 1 2018.


title: Sauber C37

text: A seguito dell'accordo di sponsorizzazione con Alfa Romeo — cosa che ha portato vari addetti ai lavori, principalmente italiani, a identificare colloquialmente (ma impropriamente) la monoposto come "Alfa Sauber" —, la livrea della C37 abbandona l'azzurro delle precedenti stagioni e adotta una nuova colorazione. La vettura, infatti, di base è bianca e presenta nei due terzi superiori del cofano motore una vasta zona rosso corsa, la quale avvolge anche l"'airscope". Per tutta la lunghezza della monoposto, dalla punta del muso, sulle pance, fino agli attacchi delle sospensioni posteriori, sono poste due sottili strisce blu di dimensione diseguale, più larga quella inferiore, più stretta quella superiore; la pinna, il fondo e le ali anteriore e posteriore sono nere (eccezion fatta per le parti esterne delle paratie di queste ultime, le quali sono bianche). Infine, la parte superiore dell'ala mobile del DRS è bianca, mentre quella inferiore è rossa e presenta la scritta «Alfa Romeo» in corsivo.


title: Sauber C37

text: Sul cofano motore spicca una versione semplificata del marchio Alfa Romeo, mentre sull"'airscope" è presente il Quadrifoglio Verde.


title: Sauber C37

text: La nuova monoposto presenta alcune soluzioni che riprendono elementi della Sauber C36, e altre soluzioni completamente rivoluzionate.


title: Sauber C37

text: L'ala anteriore presenta un muso con una piccola protuberanza ripresa dalla C36, e altri elementi ispirati alle più recenti monoposto Force India. La sospensione anteriore è di tipo "push rod". Nella zona anteriore si può notare anche l'introduzione del dispositivo dell"'S-Duct," utile a espellere l'aria turbolenta sotto forma di flusso laminare.


title: Sauber C37

text: Nella zona centrale i tecnici si sono concentrati prevalentemente nella zona dei radiatori, che presentano una soluzione innovativa con due aperture. Sulle fiancate si nota la presenza dei deviatori di flusso a ponte, non collegati ai deviatori posti ai lati delle fiancate, che nascondono le bocche dei radiatori. La presa dell'aria utile a raffreddare e alimentare la "power unit" è sdoppiata e divisa al centro dalla struttura di sicurezza del "roll-bar". Altro particolare degno di nota sono le diverse carenature che sormontano il dispositivo di sicurezza Halo — reso obbligatorio dalla FIA a partire da questa stagione —, utili a ridurre gli effetti negativi che esso ha sui flussi.


title: Sauber C37

text: Nella zona posteriore, infine, sono presenti delle grosse aperture per smaltire il calore che si sviluppa sotto il cofano, mentre l'ala posteriore è sostenuta dall'ormai classico doppio pilone.


title: Sauber C37

text: Il 21 febbraio la nuova vettura del team svizzero gira per la prima volta a Barcellona per il "filming day" con Marcus Ericsson.


title: Sauber C37

text: Dopo un debutto non esaltante a Melbourne, a Manama è Ericsson a portare il primo risultato positivo stagionale in casa Sauber, concludendo a punti dopo aver rimontato dal diciassettesimo posto della griglia. Dopo un'altra gara anonima a Shanghai, il team elvetico torna a punti nella successiva tappa di Baku dove il giovane Leclerc, alla sua stagione d'esordio in Formula 1, dapprima in qualifica riesce per la prima volta a portare la C37 in Q2, e poi a concludere la gara a una lusinghiera sesta posizione, che rimarrà il miglior piazzamento Sauber nel corso di questo campionato; il pilota monegasco conferma a Montmeló il suo positivo momento, riuscendo a conquistare un altro punto. A Monte Carlo invece il weekend non è altrettanto fruttuoso per la scuderia svizzera, con Leclerc che non conclude la gara ed Ericsson fuori dalla zona punti.


title: Sauber C37

text: Nelle due gare successive, a Montréal e a Le Castellet, è sempre il giovane pilota monegasco ad andare a punti chiudendo in entrambe le occasioni decimo. A Spielberg la Sauber si dimostra molto competitiva con Leclerc ed Ericsson che, per la prima volta in stagione, chiudono entrambi la gara a punti, rispettivamente al nono e al decimo posto. Nelle qualifiche di Silverstone Leclerc riesce per la prima volta in stagione a portare la C37 in Q3; in gara tuttavia entrambi i piloti della scuderia elvetica sono costretti al ritiro. A Hockenheim, dopo che Leclerc si conferma in qualifica riuscendo ad arrivare nuovamente in Q3, è il compagno di box Ericsson ad andare a punti concludendo nono. Quello di Budapest invece non è un weekend positivo per la Sauber, con nessun punto conquistato e con un ritiro per Leclerc.


title: Sauber C37

text: Al termine della pausa estiva, a Spa-Francorchamps Ericsson si piazza decimo, con un nuovo ritiro per Leclerc il quale, coinvolto in un pauroso incidente con la McLaren di Fernando Alonso, è "de facto" il primo pilota del "circus" a giovare dell'introduzione dell'Halo; segue l'anonimo appuntamento di Monza dove il team elvetico non raccoglie punti. A Singapore il monegasco torna sugli scudi piazzandosi nono, come a Soči dove si migliora arrivando settimo. A Suzuka nessuno dei due alfieri Sauber conquista punti, mentre ad Austin Ericsson arriva decimo, con il veloce ma sfortunato Leclerc nuovamente costretto al ritiro. A Città del Messico entrambe le C37 si qualificano alla Q3, con Leclerc nono ed Ericsson decimo in gliglia, chiudendo poi la gara rispettivamente al settimo e al nono posto, piazzando per la seconda volta in stagione entrambe le monoposto svizzere in zona punti. Gli ultimi due appuntamenti dell'anno, a Interlagos e a Yas Marina, vedono un sempre più solido Leclerc abbonato al settimo posto, issando nel finale di stagione la Sauber immediatamente a ridosso dei "top team"; epilogo invece sfortunato per Ericsson, costretto in entrambe le occasioni al ritiro.


title: Sauber C37

text: La C37, pur a fronte di qualche problema di troppo quanto ad affidabilità, permette alla Sauber di chiudere il campionato 2018 all'ottavo posto nella classifica costruttori, davanti alla e alla blasonata : un risultato che migliora nettamente quelli che il team aveva ottenuto nei negativi anni precedenti, e che fa della monoposto svizzera la rivelazione della stagione; la buona competitività della C37 fa inoltre emergere le qualità di Leclerc, il quale viene premiato quale "rookie" dell'anno guadagnandosi cosi un sedile in per la stagione seguente.


title: Dietrich Hollinderbäumer

text: Pur essendo tedesco, da bambino Dietrich Hollinderbäumer ha vissuto qualche tempo in Svezia. Pertanto, parla sia il tedesco sia svedese.


title: Dietrich Hollinderbäumer

text: Come attore, ha ricevuto il Royal Dramatic Theatre di Stoccolma, sotto la direzione di Stig Torslow e Ingmar Bergman.


title: Dietrich Hollinderbäumer

text: Nel 2008 ha preso parte al film "The Swimsuit Issue di Mans Herngren", dove ha interpretato la parte di Volker.


title: In vitro

text: La locuzione latina in vitro, tradotta letteralmente, significa «sotto vetro». La locuzione è usata per indicare fenomeni biologici riprodotti in provetta e non nell'organismo vivente. Al contrario, se il fenomeno biologico si riproduce in un essere vivente, si dice "in vivo", mentre se si riproduce in una simulazione matematica al computer si dice "in silico".


title: In vitro

text: Nella ricerca scientifica, un'osservazione effettuata "in vitro" ha il vantaggio di permettere di analizzare un fenomeno singolo, isolandolo dal contesto che potrebbe creare un rumore di fondo troppo elevato per poter distinguere il fenomeno in maniera chiara. Spesso però un'osservazione "in vivo" rappresenta più fedelmente la realtà fattuale della fisiologia dell'organismo in esame.


title: Alimentazione phantom

text: Anche l'alimentazione elettrica che transita lungo lo stesso cavo audio in cui passa un segnale audio è spesso chiamata in gergo col nome di "fantasma", perché confonde i due segnali generando distorsioni.


title: Alimentazione phantom

text: L'alimentazione danneggia spesso i microfoni dinamici con uscita bilanciata, per cui questa alimentazione è obsoleta e rudimentale, e non costituisce una tecnica.


title: Alimentazione phantom

text: L'alimentazione "phantom" veniva impiegata nelle prime versioni rudimentali di effetti elettronici. Alimentava spesso i circuiti di un microfono a condensatore.


title: Alimentazione phantom

text: Pur avendo un'alta sensibilità, in questo modo si producevano segnali elettrici a alta impedenza elettrica.


title: Alimentazione phantom

text: Qualsiasi scheda audio dotata di ingressi per microfoni ha un interruttore per l'alimentazione 48 Volt.


title: Alimentazione phantom

text: In alcuni prodotti, è possibile disattivarla per blocchi di 4 o di 8 canali, quindi non è necessario doverla disattivare per ogni singolo canale.


title: Alimentazione phantom

text: Questo ha il grosso inconveniente di richiedere poi l'aggiunta di un preamplificatore nel microfono per trasferire il segnale via cavo, complicando enormemente l'impianto.


title: Alimentazione phantom

text: Possono essere dotati di un alimentatore specifico (come accade in moltissimi microfoni a condensatore valvolari) che attraverso un cavo multipolare fornisce le tensioni.


title: Alimentazione phantom

text: Il primo esempio commerciale di microfono con alimentazione phantom è il modello CMT 20 della Schoeps, del 1964, progettato secondo le specifiche di Radio France con un'alimentazione phantom di 9-12 volt. Questo microfono aveva il polo positivo collegato a massa, sistema noto come "phantom negativa". Questa tipo di alimentazione era disponibile all'epoca come opzione sui registratori Nagra della serie IV.


title: Alimentazione phantom

text: Nel 1966 la Neumann, azienda berlinese tuttora fornitrice di microfoni a condensatore di alta qualità, presentò una nuova serie di microfoni a transistor alla radio di stato norvegese. Per ragioni di compatibilità con l'apparecchiatura utilizzata, si richiese alla ditta che i microfoni fossero alimentati con alimentazione phantom. A causa delle poche ore giornaliere di sole nei mesi invernali, gli studi della radio utilizzavano un sistema elettrico ausiliario alimentato da un generatore centrale a 48 Volt: per questo motivo questo rimase il voltaggio standard per tale alimentazione, che più tardi fu standardizzata in Germania come DIN, e quindi internazionalmente come IEC 61938. Lo standard DIN prevedeva la possibilità di fornire un voltaggio di 12, 24 o 48 V, mentre nello standard IEC sono previste solo le possibilità 12 e 48.


title: Alimentazione phantom

text: Lo standard IEC stabilisce anche che l'alimentazione phantom deve poter fornire fino a 10 mA. Ciononostante, a causa anche del fatto che i primi microfoni a farne uso non consumavano più di 1 mA, moltissime unità in circolazione forniscono una corrente non maggiore di 2 mA per microfono. Questo può creare problemi con alcuni microfoni a condensatore moderni (alcuni modelli della Earthworks ad esempio richiedono effettivamente 10 mA per funzionare correttamente).


title: Alimentazione phantom

text: L'alimentazione phantom viene utilizzata su cavi a 3 conduttori, tipicamente forniti di connettori XLR . I due conduttori che portano il segnale fungono entrambi da poli positivi (garantendo così la compatibilità con i microfoni non alimentati o autoalimentati), mentre il terzo conduttore (la schermatura) funge da massa.


title: Alimentazione phantom

text: I due conduttori di segnale sono alimentati tramite due resistori di uguale valore (6,81 kΩ per 48 V, 1,2 kΩ per 24 V e 680 Ω per 12 V); il valore non è critico, ma è importante che i resistori siano di valore simile tra loro.


title: Alimentazione phantom

text: È opinione diffusa che l'alimentazione phantom rappresenti un pericolo per l'integrità dei microfoni dinamici o a nastro (che non siano particolari microfoni a nastro con uno specifico circuito attivo il quale necessita proprio di alimentazione Phantom). In realtà non si corre alcun rischio collegando un microfono alla presa XLR su cui è attivata, purché esso sia dotato di linea bilanciata, cioè abbia i poli positivo e negativo separati dalla massa.


title: Alimentazione phantom

text: Questo vale sia per microfoni con bilanciamento passivo mediante trasformatore o condensatori in serie, sia per microfoni a nastro con bilanciamento attivo mediante circuito di amplificazione (questi ultimi sono spesso ritenuti più fragili rispetto ai rischi dell'alimentazione phantom, ma in realtà, purché siano caricati su una linea bilanciata, non sono affatto più vulnerabili dei microfoni dinamici).


title: Alimentazione phantom

text: È invece probabile il danno se si sbilancia la linea, cortocircuitando a massa uno dei due cavi di segnale, corrispondenti al polo positivo della phantom. È pur vero che la corrente è limitata da una resistenza, che nel caso dei 48 V ha il valore di 6,81 kOhm, ma non sempre tale limitazione è sufficiente per preservare i delicati dispositivi dei microfoni dinamici o a nastro.


title: Alimentazione phantom

text: Per quanto riguarda il microfono a nastro, dotato di un nastro corrugato dello spessore di pochi micron, quando questo viene sollecitato, si muove all'interno di un campo magnetico; la perturbazione del campo magnetico genera una corrente indotta ai capi del nastro. La tensione è molto più bassa di quella che si genera in un dinamico, per cui è necessario caricarlo su un trasformatore con un rapporto in salita da 1:20 a 1:40 (vedi i trasformatori Cinemag CM 9887 e CM9888). Poiché non esiste microfono a nastro senza trasformatore di uscita, la Phantom non può fisicamente passare. Diverso è il caso della vecchia alimentazione a "T" detta anche "parallela", ormai in disuso da più di un lustro. Il pericolo di deformare il nastro e portarlo in parte fuori dalle linee di forza del campo magnetico, anche in posizione di riposo, è collegato all'alimentazione a "T". Di qui la confusione che si è ingenerata per molti anni.


title: Alimentazione phantom

text: Se nel circuito, a causa di condensatori in perdita o con una esr eccessiva, si verifica un disallineamento dei tempi di carica delle capacità, possono generarsi degli spike, che a differenza della continua, essendo dei picchi di alternata, passerebbero sull'avvolgimento del trasformatore visto dal nastro, inducendo su quest'ultimo una forza tale da fargli assumere uno spostamento eccessivo con conseguente deformazione.


title: Alimentazione phantom

text: Anche qui vale considerazione per la quale l'impulso si troverebbe a dover superare un trasformatore in discesa, con la conseguenza di diminuire considerevolmente la sua ampiezza, e quindi la sua pericolosità.


title: Alimentazione phantom

text: Ricordiamoci che comunque in questi casi stiamo parlando di un circuito guasto, che produce anomalie e che quindi va riparato e non utilizzato.


title: Alimentazione phantom

text: Quando si utilizza un microfono a nastro è quindi buona norma cercare di evitare l'uso dell'alimentazione phantom, ma se per sbaglio dovesse capitare (per esempio se non fosse disinseribile) la probabilità di rovinare il microfono sarebbe praticamente inesistente.


title: John Garfield

text: Nato nel quartiere povero del Lower East Side di New York da contadini di origine ucraina, trascorse i primi anni della sua vita in Rivington Street, nella zona abitata da immigrati provenienti prevalentemente dall'Europa orientale. Suo padre David era un uomo molto severo, attaccato alle tradizioni religiose ebraiche (più tardi lo stesso Garfield lo definì "un uomo ignorante, un fanatico religioso"). Sua madre Anna, al contrario del marito, era una donna affettuosa e paziente, ma ben presto si ammalò per le conseguenze del difficile parto del secondogenito Max, e morì nel 1920, quando John aveva solo sette anni, e suo fratello due.


title: John Garfield

text: Dopo la morte di Anna, il padre David si spostò con i due figli a Brooklyn ma, incapace di mantenerli ed educarli, li lasciò in custodia ai suoi familiari. Durante la sua infanzia, "Julie" (questo era il nomignolo con cui fu noto ad amici e parenti John Garfield) era un bambino vivace, con una spessa zazzera di capelli e un sorriso da furbetto. Ben presto dovette affrontare la dura esperienza della strada, dove imparò a sopravvivere cercando di non perdersi nel promiscuo mondo della delinquenza. Già quando era solo un monello appartenente alle tante gang metropolitane di ragazzini, era considerato un istrione capace di far ridere tutti, mostrando già in età precoce le sue qualità di attore. La sua vita cambiò quando Angelo Patri, un insegnante della scuola pubblica, riuscì ad incanalare la sua aggressività nella boxe e il suo talento nella recitazione. A tredici anni, lo studente John Garfield vide migliorare anche i voti delle sue mediocri pagelle e, grazie all'intervento di Patri, anch'egli figlio di immigrati, ottenne una borsa di studio alla Heckscher Foundation, grazie alla quale poté studiare i fondamenti della recitazione nella scuola di Maria Ouspenskaya.


title: John Garfield

text: Nel 1930, a soli 17 anni, Garfield cominciò a recitare in piccoli ruoli teatrali, imparando l'arte dall'osservazione degli attori professionisti. Improvvisamente, forse seguendo l'impeto della sua energia giovanile, abbandonò tutto e si diede al vagabondaggio, viaggiando per tutto il paese servendosi dei treni merci per spostarsi come passeggero clandestino. Al suo ritorno a New York, Jules Garfield (come si faceva chiamare all'epoca) divenne assistente ed apprendista al Civic Repertory Theater e, nel 1932, ebbe la sua grande occasione unendosi alla compagnia di avanguardia "Theater Group". All'interno di questo gruppo, conobbe alcuni artisti che sarebbero diventati futuri grandi personaggi dello spettacolo statunitense e mondiale, e suoi amici per la vita, come lo scrittore Clifford Odets, gli attori Stella e Luther Adler, Morris Carnovsky e il regista Elia Kazan. Fu proprio durante gli anni del "Group" che Garfield cominciò a interessarsi di politica: i componenti erano quasi tutti di idee orientate a sinistra e la scelta dei lavori da interpretare cadeva spesso su pièces che trattavano temi di critica sociale. Il "Group" inoltre si faceva portatore di uno stile di recitazione che, sulla scia del metodo Stanislavskij, accentuava l'aspetto emozionale a scapito della teoria e della tecnica, cercando di ridurre l'enfasi per ottenere una recitazione più naturale e più vicina alla psicologia dei personaggi. Per questo motivo, molti critici cinematografici riconoscono in Garfield un prototipo per attori che più tardi portarono al massimo livello questo stile: tra gli altri, Marlon Brando, James Dean e, in modo forse meno evidente, Paul Newman e Montgomery Clift.


title: John Garfield

text: In quello stesso periodo, Garfield conobbe la giovane attrice Roberta Seidman, detta "Robbie", che sarebbe divenuta sua moglie nel 1935. La collaborazione con il Theater Group ebbe un improvviso arresto quando la parte di Joe Bonaparte, che Clifford Odets aveva creato appositamente per Garfield nel dramma "Golden Boy", venne invece affidata a Luther Adler. Disilluso da questa esperienza, Garfield decise di tentare la via di Hollywood e accettò un'offerta di ingaggio da parte della Warner Bros. Fu così che nel 1938, lasciando la moglie a New York, Garfield arrivò a Hollywood nel più assoluto anonimato. Il suo futuro mecenate Jack Warner creò per l'attore il nuovo e definitivo nome d'arte, John Garfield.


title: John Garfield

text: La pellicola d'esordio di Garfield fu "Quattro figlie" (1938), al fianco di Priscilla Lane e delle sue sorelle Lola e Rosemary, oltre che di Gale Page. Negli intenti di Warner, il film avrebbe dovuto essere il trampolino di lancio di un altro attore, Jeffrey Lynn. In realtà, la storia del tormentato e tenebroso musicista Mickey Borden, che sconvolge la tranquilla vita di quattro sorelle di provincia, segnò un grande successo per Garfield, che convinse il produttore Warner a offrirgli un contratto di ben sette anni. Sua moglie Robbie poté così raggiungerlo a Hollywood, dove nacque la loro figlioletta Katharine.


title: John Garfield

text: Negli anni trenta e quaranta gli studi della Warner erano una vera e propria catena di montaggio ben collaudata, di cui Garfield divenne un importante ingranaggio interpretando quattro o cinque pellicole all'anno. Sebbene una precisa clausola nel contratto con la Warner gli permettesse di recitare in teatro, l'attore se ne servì molto di rado, restando quasi sempre impegnato sui set cinematografici. Dopo il successo ottenuto con il personaggio di Mickey Borden in "Quattro figlie", il produttore Warner seguì la politica di scegliere per Garfield dei soggetti che contemplassero lo stesso stereotipo di personaggio ribelle, come nei successivi film "Il conquistatore del Messico" (1939), "Profughi dell'amore" (1939) e "Il lupo dei mari" (1941).


title: John Garfield

text: Durante la seconda guerra mondiale, Garfield contribuì alla causa bellica partecipando a raccolte di fondi e a spettacoli di intrattenimento per le truppe, ma la sua iniziativa più famosa rimane l'apertura dell'Hollywood Canteen, ideata con l'amica Bette Davis, un locale dove i militari in licenza a Hollywood potevano mangiare e bere gratuitamente, venendo serviti da stelle del cinema come Joan Crawford e Lana Turner, e assistere a spettacoli dal vivo di Benny Goodman o Tommy Dorsey. Nel 1945 una tragedia segnò profondamente l'animo e la carriera stessa dell'attore: la morte della figlioletta Katharine, di soli sei anni, causata da una reazione allergica. Dal matrimonio con Roberta Seidman, Garfield ebbe altri due figli che seguirono entrambi le orme del padre nel mondo del cinema: David Garfield, morto d'infarto nel 1995, e Julie Garfield, interprete cinematografica e teatrale.


title: John Garfield

text: Nel 1946, alla scadenza del suo contratto con la Warner, Garfield decise di diventare un attore indipendente, creando una propria casa di produzione, la Enterprise, e dichiarando alla stampa:


title: John Garfield

text: Prima di dare il via alla Enterprise, tuttavia, Garfield interpretò per la MGM la pellicola per la quale viene maggiormente ricordato, "Il postino suona sempre due volte" (1946). Basato sull'omonimo romanzo di James Cain, il film venne realizzato a soli tre anni di distanza dalla riduzione dello stesso romanzo girata in Italia da Luchino Visconti con il titolo di "Ossessione" (1943). La MGM, che deteneva i diritti del libro ed era riuscita a bloccarne la circolazione negli Stati Uniti, decise di metterne in scena una versione più morbosa: la carica erotica che si sprigiona tra Lana Turner e Garfield è la chiave dell'intero film, che all'epoca riscosse un enorme successo commerciale e nel tempo divenne un vero e proprio "cult movie".


title: John Garfield

text: Il primo progetto della neonata casa produttrice Enterprise fu "Anima e corpo" (1947). Il film, che comprendeva nel cast molti attori politicamente "impegnati", era stato scritto da Abraham Polonsky, uno sceneggiatore che qualche anno più tardi sarebbe finito nella "lista nera" di Hollywood, e diretto da Robert Rossen, un regista al quale, sempre a seguito delle persecuzioni maccartiste, verrà impedito di girare altri film per più di quattro anni. Con "Anima e corpo", Garfield guadagnò la seconda candidatura all'Oscar al miglior attore.


title: John Garfield

text: Alla fine degli anni quaranta, con il crescente serpeggiare dei sentimenti anticomunisti che avrebbero portato al periodo della cosiddetta caccia alle streghe, nacque la Commissione per le attività antiamericane (HUAC), un organo governativo di controllo la cui funzione era scovare presunti militanti o simpatizzanti comunisti all'interno del mondo dello spettacolo. Sebbene Garfield non venisse mai direttamente accusato, forse a causa della sua partecipazione alla compagnia del "Group Theatre" e forse anche per il suo netto rifiuto di fare da informatore per l'HUAC, egli cadde presto in disgrazia, vedendo totalmente distrutta la sua carriera. Quando le offerte cinematografiche terminarono e il suo telefono smise di squillare, l'attore decise di tornare in teatro a New York per prendersi una rivincita: finalmente poté interpretare sui palcoscenici di Broadway il ruolo di Joe Bonaparte nel dramma "Golden Boy", scritto per lui da Clifford Odets quindici anni prima. Le proposte di tornare a recitare in teatro non erano mai venute meno: qualche anno prima gli era stata offerta anche la parte di Stanley Kowalski in "Un tram che si chiama desiderio", ma Garfield aveva rifiutato, spianando involontariamente la strada al talento del giovane e ancora sconosciuto Marlon Brando.


title: John Garfield

text: Sdegnato per i sospetti infamanti sul tradimento nei confronti del suo paese, Garfield cominciò a raccogliere ogni tipo di prova in suo possesso per rigettare ogni accusa di fronte all'opinione pubblica. Tuttavia, negli ultimi giorni della sua tormentata esistenza, forse colto da sconforto e ormai schiacciato dalla pesante macchina dell'inquisizione statale, si allontanò dalla famiglia rendendosi irreperibile. Il suo corpo fu ritrovato il 21 maggio 1952 nell'appartamento di un'attricetta, morto probabilmente per scompenso cardiaco acuto dopo aver bevuto grandi quantità di alcoolici. Il suo cuore era già minato da una febbre reumatica contratta da bambino, e le prime crisi cardiache si erano già manifestate nel corso delle riprese de "La sua donna" (1950). I medici gli avevano prescritto un riposo quasi assoluto, ma Garfield aveva voluto continuare a lavorare, quasi come se si rendesse conto di dover utilizzare al meglio il poco tempo che gli rimaneva a disposizione. Alla sua cerimonia funebre parteciparono circa 10.000 ammiratori, una folla che non si vedeva più dai tempi del funerale del celebre idolo Rodolfo Valentino. Garfield venne seppellito al Westchester Hills Cemetery, a New York.


LAssociazione Sportiva Dilettantistica Pontevecchio, meglio nota come Pontevecchio o Ponte Vecchio, è una società calcistica italiana con sede nella città di Perugia, di cui rappresenta la frazione di Ponte San Giovanni. Milita in Promozione, la sesta divisione del campionato italiano.


title: Associazione Sportiva Dilettantistica Pontevecchio

text: Fondata nel 1945, nel corso degli anni la Pontevecchio è assurta, come tradizione sportiva, a seconda realtà calcistica cittadina dietro al più blasonato : la formazione rossoverde annovera la partecipazione a 13 campionati della massima divisione dilettantistica nazionale, vantando quale maggiore traguardo sportivo la vittoria della Coppa Italia Dilettanti 2006-2007; è stata inoltre insignita dal CONI della stella d'argento al merito sportivo nel 1986, e della stella d'oro nel 1998.


text: Per quasi mezzo secolo dalla sua nascita, la Pontevecchio circoscrive la propria attività ai campionati regionali. Ciò fino al 1992, quando conquista per la prima volta la promozione nel Campionato Nazionale Dilettanti; la squadra è allenata in questi anni da Serse Cosmi, il quale porta poi i rossoverdi a ottenere uno storico terzo posto nel torneo interregionale del 1994-1995.


text: Il club resta nella massima categoria dilettantistica fino al 1998, quando retrocede nel campionato umbro di Eccellenza. Torna in Serie D nel 2007, anno in cui consegue peraltro il successo più importante della sua storia, la Coppa Italia Dilettanti, vinta nella finale allo stadio Flaminio di Roma contro la .


text: Al ritorno in Serie D, nella stagione 2007-2008, i ponteggiani si piazzano all'ottavo posto. Tuttavia, negli anni seguenti la squadra si barcamena costantemente nelle zone di bassa classifica, spesso mantenendo la categoria solo grazie a salvezze arrivate ai play-out o tramite ripescaggio, fino alla retrocessione in Eccellenza giunta nel 2014.


text: I colori ufficiali della Pontevecchio sono il rosso e il verde. La squadra ponteggiana indossa come divisa casalinga una maglia a righe verticali rossoverdi, abbinata a pantaloncini e calzettoni di colore nero; come uniforme da trasferta, è tradizionalmente usato un completo bianco.


text: Nello stemma del club, composto da uno scudo bianco a tre lati con bordatura verde, è rappresentato al suo interno quel Ponte Vecchio da cui la società prende il nome — un ponte sul fiume Tevere risalente all'età medievale, andato distrutto nel 1944 a seguito dei bombardamenti Alleati durante il secondo conflitto mondiale —, assieme alla sigla A.S.P.V. riportata con caratteri rossi.


text: La Pontevecchio disputa le sue partite casalinge presso lo stadio Comunale degli Ornari di Ponte San Giovanni.


text: In ambito nazionale, la Pontevecchio è l'unica formazione umbra ad aver conquistato la Coppa Italia Dilettanti. In campo regionale, il club ponteggiano è quello che ha conseguito più primati nell'Eccellenza Umbria: è una delle quattro squadre a essere riuscita a vincere nella stessa annata il campionato e la Coppa Italia regionale di Eccellenza, nonché tra le sole quattro compagini capaci di trionfare nella categoria in due diverse occasioni; insieme alla Tiberis di Umbertide, sono infine le uniche che si sono aggiudicate la coppa regionale di Eccellenza per due anni consecutivi.


text: La Pontevecchio, assieme al più famoso , dà vita all'unica stracittadina perugina in ambito calcistico. Tuttavia, vista la differenza di categorie che storicamente ha separato rossoverdi e biancorossi, il cosiddetto derby di Perugia ha avuto luogo, per le prime e fin qui uniche due volte, solamente nel corso del campionato di Serie D 2010-2011; è questa la sola stracittadina disputata nella storia del capoluogo umbro, dato che neanche agli inizi del XX secolo — ai tempi della contrapposizione sportiva tra le realtà della "Fortebraccio" e della "Libertas" — furono giocate delle sfide interne ai confini comunali, sempre vietate dal prefetto dell'epoca per motivi di ordine pubblico. Con queste premesse, a conti fatti non è mai esistito un reale dualismo tra i ponteggiani e i più noti grifoni.


title: Amstel (birreria)

text: La Amstel è una marca di birra olandese. La produzione si trovava all'origine nella Mauritskade ad Amsterdam, nei Paesi Bassi. La fabbrica di Amsterdam chiuse nel 1980 e la produzione venne trasferita a Zoeterwoude (circa 43 km a sud-ovest dal centro di Amsterdam).


title: Amstel (birreria)

text: L'industria della birra nacque il giorno 11 giugno 1870 ad Amsterdam e prese il nome del fiume Amstel, le cui acque erano utilizzate anche per il raffreddamento. Fin dal 1872, l'industria della birra Amstel produceva 10.000 ettolitri di birra Pils all'anno. Per conservare la birra, si prendeva del ghiaccio che proveniva dai canali congelati, per poi accumularlo in cantine speciali con una doppia parete. All'inizio, la birra era destinata soprattutto al consumo locale, ma fin dal 1883 si esportò verso la Gran Bretagna e l'Indonesia.


title: Amstel (birreria)

text: La società Beiersche Bierbrouwerij di Amstel, creata nel 1892, era una società per azioni. Nel 1915, la produzione era stata moltiplicata per venti, e nel 1926 la birra Amstel rappresentava un terzo delle esportazioni olandesi. Nel 1941, Amstel ed Heineken si divisero il capitale delle industrie della birra Van Vollenhvens, che chiuse nel 1961.


title: Amstel (birreria)

text: Nel 1954, Amstel costruì una fabbrica in Suriname. Alcuni anni più tardi, diventò il primo fabbricante di birra olandese ad esportare birra in lattine. Il totale delle esportazioni di Amstel a quel tempo si elevò a 101.000 ettolitri all'anno. Nel 1958, una filiale di Amstel produsse le sue prime birre in Giordania. La terza filiale si aprì nel 1960, a Curaçao, nelle Antille olandesi. Nel 1963 aprirono le porte due nuove fabbriche, una a Porto Rico ed una in Grecia.


title: Amstel (birreria)

text: Nel 1968, Amstel fu acquistato dal suo concorrente Heineken. La fabbrica di Amsterdam chiuse nel 1972 e la produzione venne trasferita a Zoeterwoude. L'edificio di Mauritskade venne demolito nel 1985. Restò soltanto la parte amministrativa che fu incorporata agli edifici della facoltà di Amsterdam.


title: Amstel (birreria)

text: Amstel è lo sponsor di una corsa ciclistica professionistica, la "Amstel Gold Race", e fino al 2005 è stato uno degli sponsor della Uefa Champions League. Dal 2015 è sponsor dell'UEFA Europa League, insieme ad altri sponsor locali europei di proprietà Heineken.


title: Ricardo Domingos Barbosa Pereira

text: Pereira è un terzino destro che può ricoprire anche il ruolo di terzino sinistro e all'occorrenza sa adattarsi bene anche come esterno alto di centrocampo sulla fascia destra.


title: Ricardo Domingos Barbosa Pereira

text: Dopo due anni passati al , in cui ha collezionato 30 presenze in campionato, nel giugno 2013 il giocatore passa insieme al compagno di squadra Tiago Rodrigues al , firmando un contratto quinquennale con la nuova squadra, con la quale ha esordito nella fase a gironi di Champions League.


title: Ricardo Domingos Barbosa Pereira

text: Tra il 2015 e il 2017 viene girato in prestito al dove disputa due stagioni discrete, rientrando nella squadra portoghese nella stagione 2017-2018. Il 19 maggio 2018 viene acquistato dal .


title: Ricardo Domingos Barbosa Pereira

text: Ha partecipato ai Mondiali Under-20 del 2013, giocando da titolare nella prima partita della fase a gironi, vinta per 3-2 contro la Nigeria. Gioca anche nella terza partita della fase a gironi, vinta per 5-0 contro Cuba, nella quale segna anche una rete. Ha giocato anche un'amichevole con la nazionale U-20 contro la nazionale francese Under-20, persa 2-0.


title: Ricardo Domingos Barbosa Pereira

text: Nel settembre 2013 ha giocato una partita di qualificazione agli Europei Under-21, nella quale ha anche segnato una rete; nello stesso periodo ha anche giocato 2 partite amichevoli con l'Under-21, segnandovi un altro gol.


title: Ricardo Domingos Barbosa Pereira

text: Il 14 novembre 2015 debutta con la nazionale maggiore portoghese nell'amichevole persa per 1-0 a Krasnodar contro la . Viene convocato dal commissario tecnico lusitano Fernando Santos per partecipare alla Coppa del mondo FIFA 2018 disputata in Russia, in cui è riserva di Cedric Soares; nel corso del torneo gioca solo l'ottavo di finale in cui il Portogallo viene eliminato per 2-1 dall'.


title: Villa Oleandra

text: Nel 2002 George Clooney comprò la villa dalla famiglia statunitense Heinz per 10 milioni di dollari. L'attore cercò senza successo di trasferirsi a Lierna, alla ricerca di maggiore privacy, e nel 2015 arrivarono già offerte di acquisto di dieci volte il valore iniziale, valutandola 100 milioni di euro, essendo rare le ville private di lusso sul lago di Como.


title: Il bugiardo

text: Il bugiardo è un'opera teatrale in tre atti in prosa di Carlo Goldoni, andata in scena con successo per la prima volta a Mantova nella primavera del 1750.


title: Il bugiardo

text: Pur sviluppando la vicenda in modo del tutto originale, l'autore trasse ispirazione, dopo averlo visto a teatro nel 1742 a Firenze in una traduzione poco felice, da "Il bugiardo" di Corneille, che a sua volta si era rifatto a "La verdad sospechosa" del messicano Juan Ruiz de Alarcón.


title: Il bugiardo

text: Rimasta nel repertorio teatrale durante tutto l’Ottocento, la commedia viene riproposta anche ai giorni nostri.


title: Il bugiardo

text: Venezia. Lelio, figlio di Pantalone, è un ribaldo mentitore compulsivo che fa delle bugie, da lui definite "spiritose invenzioni", una specie di missione. Cerca di conquistare Rosaura, ma alla fine rimarrà vittima delle sue stesse menzogne.


title: Il bugiardo

text: Per Giuseppe Ortolani, si tratta, nel rifacimento, di un'opera inconfondibilmente goldoniana, è nell'insieme riuscita.


title: Il bugiardo

text: Ha scritto l'autore nella prefazione per l'edizione a stampa: "Io ho dato un giro assai più brillante ad una tale Commedia. Ho posto al confronto dell'uomo franco un timido, che lo fa risaltare. Ho posto il mentitore in impegni molto ardui e difficili da superare, per maggiormente intralciarlo nelle bugie medesime, le quali sono per natura così feconde, che una ne suol produr più di cento, e l'une han bisogno dell'altre per sostenersi".


title: Hebei

text: Lo Hebei, (; in cinese: 河北; romanizzazione pinyin: Héběi; ) è una provincia del nord della Repubblica Popolare Cinese. L'abbreviazione del nome è "冀" (pinyin: jì), nome che deriva dalla provincia di Ji (冀州 Jì Zhōu), una provincia della Dinastia Han che incluse l'Hopei del sud. Hopei significa “al nord del fiume (giallo)".


title: Hebei

text: Il nome dello Hebei prima del 1928 era "Zhili" (cinese tradizionale: 直隸; cinese semplificato: 直隶; hanyu pinyin: Zhílì; Wade-Giles: il Chih-Li), che significava “direttamente governato (dalla corte imperiale)".


title: Hebei

text: Lo Hebei circonda completamente le municipalità di Tientsin e di Pechino (che tra l'altro confinano l'una con l'altra). Confina con il Liaoning a nordest, con la Mongolia Interna a nordovest, con lo Shanxi ad ovest, con lo Henan al sud e con lo Shandong a sudest. La baia di Bohai del Mar Giallo si trova ad est. Una piccola parte dello Hebei, un'exclave disgiunto dal resto della provincia, è incuneata fra le municipalità di Pechino e Tientsin.


title: Hebei

text: Un nome comune dell'Hebei è Yānzhào (燕赵), derivante dai due stati (lo Stato di Yan e lo Stato di Zhao) che esisterono nel periodo dei regni combattenti


title: Hebei

text: Nelle pianure dello Hebei viveva l'Uomo di Pechino, una variante di Homo erectus che visse nella zona tra 700.000 e 200.000 anni fa.


title: Hebei

text: Durante il Periodo delle primavere e degli autunni (722 a.C. - 476 d.C.), l'Hebei era diviso tra i regni di Yan (燕) a nord e di Jin (晉) nel sud. Inoltre durante questo periodo, una popolazione nomade conosciuta col nome di Dí (狄), invase le pianure della Cina del Nord e vi stabilì lo Stato di Zhongshan (中山) nello Hebei centrale. Durante il periodo dei regni combattenti (453 a.C. - 221 d.C.), lo Stato di Jin fu diviso e buona parte del territorio dello Hebei cadde sotto il controllo dello Stato di Zhao (赵).


title: Hebei

text: La Dinastia Qin unificò la Cina nel 221 a.C. La Dinastia Han (206 a.C.- 220 d.C.) regnò sulla zona che al tempo era divisa in due province: la Provincia di Youzhou (幽州) nel nord e la Provincia di Jizhou (冀州) nel sud. Alla fine della Dinastia Han, la maggior parte dello Hebei cadde sotto il controllo degli egemoni locali: Gongsun Zan nel nord e Yuan Shao nel sud. Yuan Shao prevalse su Gongsun Zan, ma fu presto sconfitto dal rivale Cáo Cāo (le cui basi erano nell'odierno Henan) nella Battaglia di Guandu nel 200. L'Hebei passò allora sotto la dominazione del Regno Wei (uno dei tre regni), fondato da uno dei discendenti di Cao Cao.


title: Hebei

text: Dopo le invasioni delle popolazioni nomadi del nord, verso la fine della Dinastia Jin occidentale, seguì un periodo di caos: il Periodo dei sedici regni e delle Dinastie del nord. Lo Hopei passò da dominazione a dominazione trovandosi controllato di volta in volta dai Zhao posteriori, dagli Yan anteriori, dai Qin anteriori e dagli Yan posteriori. I Wei Settentrionali riunificarono la Cina del Nord nel 440. Con la divisione in due del regno nel 534, lo Hebei si ritrovò nella metà orientale (prima Wei orientale, poi Qi del nord), e aveva come capitale Ye (鄴), vicino all'odierno Linzhang, Hebei. La Dinastia Sui ristabilì l'unità della Cina nel 589.


title: Hebei

text: Durante la Dinastia Tang (618 - 907) la zona fu indicata formalmente, per la prima volta, col nome di ""Hebei"" (a nord del Fiume Giallo). Durante la prima parte del Periodo delle Cinque dinastie e dieci regni, lo Hebei fu diviso in più regni, finché poi fu unificato da Li Cunxu, che regnò durante il periodo della Tarda Dinastia Tang (923 - 936). La dinastia seguente, quella dei Tardi Jin (sotto Shi Jingtang), successivamente noto come l'Imperatore Gaozu dei Jin posteriori, cedette gran parte dell'odierno Hebei del nord alla Dinastia di Khitan Liao nel nord. Questo territorio, denominato le sedici prefetture di Yanyun, si trasformò in un gran problema per la difesa della Cina contro i Kitai nel secolo successivo in quanto, in questa zona si trovava la Grande Muraglia.


title: Hebei

text: Durante la Dinastia dei Sung Settentrionali (960 - 1127), le sedici prefetture cedute continuarono ad essere una zona di conflitto tra la Cina dei Sung e la Dinastia Liao. La Dinastia Sung abbandonò, nel 1127, tutta la Cina del nord, compreso lo Hebei, alla Dinastia Jīn (1115-1234).


title: Hebei

text: È molto probabile che nel 1331 l'epidemia di peste nera che 16 anni più tardi arriverà in Europa, sia partita da qui


title: Hebei

text: La Dinastia Yuan divise la Cina in varie province ma lo Hebei non fu considerato tale. La Dinastia Ming chiamò lo Hebei col nome "Beizhili" (北直隸, pinyin: Běizhílì), che significa “il nord governato direttamente (dalla corte imperiale)", poiché la zona comprendeva la capitale imperiale, Pechino, dalla quale era governata direttamente. Nel nome era specificato in modo chiaro il termine "nord" per differenziare la regione dalla controparte del sud che si trovava approssimativamente nelle attuali province del Jiangsu e dello Anhui. Quando la Dinastia Qing andò al potere nel 1644, la controparte dello Hebei nel sud venne eliminata, così lo Hopei da allora venne chiamato semplicemente "Zhili" (governato direttamente). Durante la Dinastia Qing, i confini nord di Zhili si estero in profondità nella Mongolia interna e la sua giurisdizione si sovrappose a quella delle leghe della Mongolia interna.


title: Hebei

text: La Dinastia Qing cadde nel 1912 e fu sostituita dalla Repubblica di Cina. In alcuni anni, la Cina sprofondò nella guerra civile, con i signori della guerra locali che si battevano per il potere. Data la vicinanza della Cricca di Zhili alla capitale Pechino (Beijing), era luogo di frequenti guerre, compresa la Guerra di Zhiwan, la Prima guerra di Zhifeng e la Seconda guerra di Zhifeng. Con il successo della Spedizione del Nord, una campagna vittoriosa del Kuomintang per porre fine al dominio dei signori della guerra, la capitale fu spostata da Pechino (Beijing) a Nanchino ("Nanjing"). Di conseguenza, il nome di Zhili fu cambiato in Hebei per riflettere che la regione ora aveva ora uno status normale e che la capitale era stata spostata altrove.


title: Hebei

text: Dopo la fondazione della Repubblica Popolare Cinese l'Hebei ha conosciuto grandi cambiamenti: la regione intorno a Chengde, precedentemente parte della Provincia di Rehe (parte storicamente appartenuta alla Manciuria) e la regione intorno a Zhangjiakou, precedentemente parte della Provincia di Chahar (zona storicamente appartenuta alla Mongolia interna), sono state fuse nello Hebei, che ha esteso così i suoi confini verso il nord oltre la Grande Muraglia. La capitale della regione inoltre è stata spostata da Baoding verso la città di Shijiazhuang e, per un breve periodo, a Tientsin.


title: Hebei

text: Il 28 luglio 1976, Tangshan è stata colpito da un fortissimo, il Terremoto di Tangshan(唐山地震), che ha provocato 240.000 vittime. Una serie di più piccoli terremoti ha colpito la città durante il decennio seguente.


title: Hebei

text: Nel 2005, gli archeologi cinesi hanno scoperto la cosiddetta Pompei cinese. Il ritrovamento in questione, compiuto nei pressi del villaggio di Liumengchun (柳孟春村) nella Contea di Cang nell'Hebei centro-orientale, è un insediamento distrutto probabilmente da un terremoto di vaste dimensioni, e sepolto per circa 700 anni. Il sito sembra essere stato un grande centro commerciale durante la dinastia Sung.


title: Hebei

text: La maggior parte dello Hebei centrale e del sud si trova all'interno della Pianura del Nord della Cina. La parte occidentale dell'Hebei sale verso il Monte Taihang ("Taihangshan"), mentre il Monte Yan ("Yanshan") attraversa il nord dell'Hebei oltre il quale si estendono i pascoli della Mongolia interna. La Grande Muraglia Cinese taglia da est a ovest la provincia, entrando per un tratto nella municipalità di Pechino, e terminando sul litorale di Shanhaiguan nel nordest dell'Hebei. La montagna più alta è Xiaowutai nell'Hebei nordoccidentale, con un'altezza di 2882 m.


title: Hebei

text: L'Hebei fiancheggia il Mare di Bohai sull'est. Il bacino del fiume Hai He ("Haihe") copre gran parte della zona centrale e meridionale della provincia, mentre il bacino del fiume Luan interessa soprattutto il nordest. Il più grande lago dello Hebei è Baiyangdian, situato principalmente nella Contea di Anxin.


title: Hebei

text: Lo Hebei ha un clima continentale monsonico, con le temperature che vanno da -16 °C - -3 °C in gennaio a 20 °C - 27 °C in luglio e con precipitazioni annue pari a 400 - 800 millimetri (concentrate soprattutto nella stagione estiva).


title: Hebei

text: Queste si suddividono a loro volta in 172 contee (22 città con status di contea, 108 contee, 6 contee autonome e 36 distretti). Questi sono, a loro volta, divisi in 2207 città e comuni (1 ufficio pubblico del distretto, 937 città, 979 comuni, 55 comuni etnici e 235 sottodistretti).


title: Hebei

text: Nel 2004, il PIL dell'Hebei era di 883,69 miliardi di yuan (109,6 miliardi di dollari) in aumento del 12,9% rispetto all'anno precedente, il che lo rendeva la sesta regione più produttiva della RPC. Il PIL pro capite ha raggiunto 13.017 Renminbi. Il reddito disponibile pro capite nelle aree urbane era di 7951 RMB, mentre il reddito pro capite nelle aree rurali era 3171 RMB. Il settore primario, secondario e terziario dell'industria hanno prodotto rispettivamente 137,04 miliardi, 470,34 miliardi e 276,32 miliardi di RMB. Il tasso di disoccupazione registrato era del 4%.


title: Hebei

text: I prodotti agricoli principali dell'Hebei sono i cereali (compreso frumento), mais, miglio e sorgo. Sono anche coltivati prodotti agricoli per l'esportazione come cotone, arachidi, soia e sesamo.


title: Hebei

text: Kailuan, con una storia in 100 anni, è una delle prime miniere di carbone moderne della Cina e rimane una miniera importante con una produzione annuale di oltre 20 milioni di tonnellate. Gran parte dei giacimenti di petrolio del nord della Cina si trovano in Hebei e ci sono inoltre importanti miniere di ferro a Handan e a Qian'an.


title: Hebei

text: Nello Hebei sono presenti l'industria tessile, del carbone, dell'acciaio, del ferro, ingegneristica, chimica, petrolifera, l'industria alimentare e della ceramica.


title: Hebei

text: L'estremità orientale della Grande Muraglia dei Ming è situata sul litorale a Shanhaiguan (Passo dei Mari e dei Monti), vicino a Qinhuangdao. Noto comunemente col nome di "Primo passo del mondo" (天下第一關), Shanhaiguan era il posto in cui Ming Wu Sangui, generale Ming, nel 1644 consentì il passaggio delle forze Mancesi, evento che segnò l'inizio di circa 300 anni di dominazione Mancese. Il passo Shanhai, inoltre, rappresenta il punto di accesso alla Manciuria, tanto che per secoli la Manciuria è stata conosciuta come "al di fuori del passaggio" o "ad est del passaggio". Beidaihe, situata vicino a Shanhaiguan, è una località balneare molto popolare e ben nota. Fino a pochissimi anni fa, era il luogo in cui si recavano in vacanza gli alti funzionari del Partito Comunista Cinese, dando luogo a riunioni informali.


title: Hebei

text: La località montana di Chengde e i suoi templi sono un considerati patrimonio dell'umanità dall'UNESCO. Questo luogo, conosciuto anche come "Palazzo di Rehe", era la residenza estiva degli imperatori della Dinastia Qing che si trasferivano qui per sfuggire al caldo estivo della capitale. La residenza di Chengde è stata sviluppata fra il 1703 e il 1792 e consiste di un complesso di palazzi, un grande parco che comprende laghetti, padiglioni, passaggi sopraelevati, ponticelli e di un certo numero di templi buddhisti tibetani e templi Han.