SystemC
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SystemC ist eine Modellierungs- und Simulationssprache insbesondere für die Entwicklung von komplexen elektronischen Systemen, die sowohl Hardware- als auch Softwarekomponenten umfassen.

Im Gegensatz zu reinen Hardwarebeschreibungssprachen, wie VHDL und Verilog-HDL, handelt es sich bei SystemC um keine eigene Programmiersprache, sondern um eine C++-Klassenbibliothek. Sie ist in dem aktuellen IEEE-Standard 1666-2011 definiert. Außerdem steht eine quelloffene Implementierung des Standards, unter der Apache 2.0 Lizenz zur Verfügung. Als Klassenbibliothek erweitert SystemC C++ um Sprachelemente, die der Hardware-Modellierung dienen. Gleichzeitig verfügt die Bibliothek über einen Simulatorkern, sodass sich mit SystemC beschriebene Modelle ausführen und testen lassen.

SystemC wird vorrangig zur Modellierung auf höheren Abstraktionsebenen, z. B. für Transaction Level Modeling (TLM) eingesetzt. Damit eignet sich SystemC insbesondere für Electronic System Level Designs, wo die frühzeitige Bereitstellung eines Virtuellen Prototypen zur Evaluation von Entwurfsalternativen, von hoher Bedeutung ist. Klassische RTL-Entwürfe wären hier zu komplex und unflexibel.

Ein weiterer Vorteil von SystemC ist nicht nur die schnelle Entwicklung von Prototypen, sondern auch die auf höheren Abstraktionsebenen deutlich verbesserte Simulationsleistung. In SystemC entworfene Modelle auf Transanktionsebene, können eine um ein rund tausendfaches schnellere Simulationsleistung aufweisen als RTL-Modelle. Somit können auch komplexere Programme mitsimuliert werden und Entwurfsalternativen bezüglich der Partitionierung von Hard- und Software-Komponenten abgewägt werden. Aber auch die Modellierung von synthetisierbaren Schaltungen auf Registertransferebene sind mit SystemC als Substitut für VHDL oder Verilog möglich.

Da es sich bei SystemC um keine eigenständige Sprache, sondern eine reine (Klassen-)Bibliothek für C++ handelt, müssen alle typischen Sprachelemente herkömmlicher Hardwarebeschreibungssprachen auf einfache C++-Sprachkonstrukte abgebildet werden. Dies bringt SystemC den Nachteil eines syntaktischen Overheads ein, den herkömmliche Hardwarebeschreibungssprachen nicht haben. Die Bereitstellung einer Vielzahl von Präprozessor-Makros hilft dabei, diesen Effekt etwas einzudämmen. Dafür ist der Entwickler deutlich freier im Ausdruck, was jedoch in der Regel mit der Synthetisierbarkeit des Hardware-Modells im Konflikt steht.

SystemC eignet sich, wie z. B. auch die Modellierungssprache E, für die Modellierung von Protokollen und Peripherie, um anhand dieser die Fehlerfreiheit einer digitalen Schaltung zu überprüfen. SystemC ist jedoch nicht nur eine Modellierungssprache, sondern gleichzeitig ihr eigener Simulationskern. Dieser ist in der SystemC-Bibliothek enthalten (Bsp.: in jeder Referenzimplementierung der OSCI), sodass durch Kompilieren eines System-Quellcodes ein ausführbarer Simulator mit dem Verhalten des Quellcodes entsteht. Jedoch wird SystemC auch von kommerziellen Simulationstools wie Modelsim unterstützt.

Viele Universitäten arbeiten an effizienten Programmen zur Schaltungssynthese aus SystemC-Modellen heraus. Einige Unternehmen bieten Lösungen an, die aus bestimmten SystemC-Codes Netzlisten für ASICs oder FPGAs generieren können. Im Jahr 2005 wurde die Version 2.1 der SystemC-Referenzbeschreibung von der internationalen Ingenieursvereinigung IEEE als Standard IEEE 1666-2005 ratifiziert, welcher 2012 durch 1666-2011 abgelöst wurde. Dieser Standard stellt das aktuelle LRM (Language Reference Manual) dar und ist bei der IEEE kostenlos als Download verfügbar (siehe Weblinks). Im Jahr 2007 wurde die Open-Source-Referenzimplentierung der OSCI (Open SystemC Initiative) auf Version 2.2 aktualisiert um vollständig mit dem IEEE 1666 LRM konform zu sein.

Im Jahr 2016 wurde die Analog Mixed-Signal Erweiterung SystemC AMS als Standard ratifiziert (IEEE 1666.1-2016). Eine Open-Source-Referenzimplentierung ist kostenlos als Download verfügbar (siehe Weblinks).

## Syntax

Da SystemC eine Klassenbibliothek für C++ ist, werden hier nur die für SystemC typischen Konstrukte angegeben.

### Module

Module dienen dazu, um komplexere Systeme in überschaubare Teile zu gliedern. Sie bilden Bausteine, sind nach außen über Ports zugänglich und können wiederum Module enthalten. Die Syntax lautet

Eine Instanz des Moduls wird durch den Konstruktor

realisiert.

### Signale und Ports

Ports bilden die Schnittstelle des Moduls nach außen. Es gibt drei Arten von Ports und als vierten Typ Signale:

### Prozesse

Die Funktionalität der Module wird durch Prozesse gebildet. Es gibt drei Arten von Prozessen.

Methoden-Prozesse werden aufgerufen, wenn sich ein Signal aus der Sensitivitätsliste ändert und übergeben nach ihrer Ausführung die Kontrolle wieder an den Simulator zurück. Durch

wird eine bestimmte Funktion installiert, die zuvor im Modul deklariert werden muss. Die Sensitivitätsliste wird durch

erzeugt.

Im Gegensatz zu Methoden-Prozessen werden Thread-Prozesse nur einmal gestartet und durchlaufen immer wieder die gleiche Schleife, in der wait-Kommandos zur vorübergehenden Unterbrechung dienen.

Clocked-Thread-Prozesse sind synchrone Thread-Prozesse, deren Aktionen erst zur nächsten Taktflanke sichtbar werden. Im Unterschied zu den Thread-Prozessen erfolgt keine Angabe der Sensitivitätsliste, sondern das zweite Argument im Aufruf

spezifiziert, welche Flanke des Taktsignals den Prozess triggert.

## Beispiel

Ein Addierer in SystemC:

