Dual Stress Liner
# Dual Stress Liner

Der englische Begriff dual stress liner (DSL) bezeichnet in der Halbleitertechnik ein Verfahren zur Herstellung von verspanntem Silizium (engl. strained silicon) für p- und n-Kanal-MOSFETs in Silicon-on-Insulator-Technologien (SOI). Das von IBM entwickelte Verfahren kommt durch die Technologieaustauschabkommen wird/wurde unter anderem bei AMD/Globalfoundries und Chartered Semiconductor Manufacturing angewandt.

Dabei wird nach der Herstellung des MOSFETs Siliziumnitrid $(Si_3N_4)$ über den Bauelementen abgeschieden. In Abhängigkeit von den Prozessbedingungen wirkt diese Siliziumnitridschicht kompressibel oder entspannend auf die darunter liegenden Source- und Draingebiete aus. Diese lokalen Verspannungen wirken sich komplementär auf das Kanalgebiet zwischen den Source- und Draingebieten aus, das heißt komprimierte Source- und Draingebiete führen zu gedehntem Silizium im Kanalgebiet und umgekehrt. Technologisch werden beide Arten von Verspannungen genutzt: Da die Elektronenbeweglichkeit in entspanntem (tensilem) Silizium steigt, eignen sich solche Kanalgebiete für n-MOSFETs; im Gegensatz dazu führt kompressibles Silizium zu erhöhter Löcherbeweglichkeit, was in p-MOSFETs ausgenutzt wird.

Die Vorteile der DSL-Technologie liegen in ihrer Kompatibilität zur von IBM und AMD propagierten SOI-Technologie und in der Tatsache, dass im Gegensatz zu dem von Intel verwendeten Strain-Transferverfahren die elektronischen Eigenschaften von p- und n-Kanal-MOSFETs gleichermaßen verbessert werden.

