So if C2 is can be made high, then this becomes almost equal to 1, so the phase loop, phase lag reduces to 0. So we should be able to use a high C2 but can we use a high C2, yes we can because as far as this loop is concerned, this loop phase lag is only GP2. Previously the outer loop we are having problem because the phase lags of GP2 and GP1 were actually adding up, but now in the inner loop we have only the phase lag of GP2 to take care of.
അതിനാൽ സി 2 നെ ഉയർന്നതാക്കാൻ കഴിയുമെങ്കിൽ, ഇത് ഏതാണ്ട് 1 ന് തുല്യമാകും, അതിനാൽ ഘട്ടം ലൂപ്പ്, ഘട്ടം കാലതാമസം 0 ആയി കുറയുന്നു. അതിനാൽ നമുക്ക് ഉയർന്ന സി 2 ഉപയോഗിക്കാൻ കഴിയണം, പക്ഷേ നമുക്ക് ഉയർന്ന സി 2 ഉപയോഗിക്കാൻ കഴിയുമോ, അതെ കാരണം ഈ ലൂപ്പിനെ സംബന്ധിച്ചിടത്തോളം, ഈ ലൂപ്പ് ഘട്ടം കാലതാമസം GP2 മാത്രമാണ്. മുമ്പത്തെ ബാഹ്യ ലൂപ്പിന് ഞങ്ങൾക്ക് പ്രശ് നമുണ്ടായിരുന്നു, കാരണം ജിപി 2, ജിപി 1 എന്നിവയുടെ ഘട്ടം കുറയുന്നു, പക്ഷേ ഇപ്പോൾ ആന്തരിക ലൂപ്പിൽ നമുക്ക് ജിപി 2 ന്റെ ഘട്ടം കാലതാമസം മാത്രമേയുള്ളൂ.