So, even at the highest level when you specify the design using verilog, in the first description, I am defining the module with inputs a and sel, no enable.
எனவே, நீங்கள் வெரிலாக் பயன்படுத்தி வடிவமைப்பைக் குறிப்பிடும்போது மிக உயர்ந்த மட்டத்தில் கூட, முதல் விளக்கத்தில், நான் உள்ளீடுகள் a மற்றும் இயக்க வரையறுக்கிறேன்.