So, the first alternative is what is saying is that this load signal, we are using an AND gate to get it to the clock signal to generate the clock of the D, but what, I am saying what, this is this not a very good idea why?
तो, पहला विकल्प यह है कि यह लोड सिग्नल, हम डी की क्लॉक उत्पन्न करने के लिए इसे क्लॉक के सिग्नल पर लाने के लिए AND गेट का उपयोग कर रहे हैं, लेकिन मैं क्या कह रहा हूं, यह बहुत अधिक अच्छा विचार नहीं है ।