So I have a flip flop, there is a logic network in between, general there is another flip flop, clock are C1 and C2. First scenario is C2 is skewed after C1 that means, C2 getting delayed.
तो मेरे पास एक फ्लिप फ्लॉप है, बीच में एक लॉजिक नेटवर्क है, सामान्य रूप से एक और फ्लिप फ्लॉप है, क्लॉक C1 और C2 हैं। पहले परिदृश्य में C2 को C1 के बाद स्केव किया जाता है, इसका मतलब है कि C2 में देरी हो रही है।