So, once the clock network is being designed, synthesized, then only we shall look at the clock skews and adjusted it as required, but while we are doing static timing analysis, we look at only the gate delays and the wire delays.
તેથી, એકવાર ક્લૉકનું નેટવર્ક ડિઝાઇન, સંશ્લેષણ કરવામાં આવે છે, તે પછી જ આપણે ક્લૉક સ્ક્યુ તરફ જોઈશું અને જરૂરીયાત મુજબ તેને વ્યવસ્થિત કરીશું, પરંતુ જ્યારે આપણે સ્ટેટિક ટાઈમિંગ એનાલિસિસ કરી રહ્યા છીએ, ત્યારે આપણે ફક્ત ગેટના ડિલે અને વાયરના ડિલેને જોઈએ છીએ.