તેથી, લોજિકના ઇનપુટથી આઉટપુટ ડિલેનો અડધો ભાગ ઇન્ ટરકનેક્શનને કારણે અને અડધો ભાગ ગેટ ડિલેને કારણે થશે.
അതിനാൽ, ലോജിക്കിന്റെ ഔട്ട്പുട്ട് കാലതാമസത്തിന്റെ പകുതി ഇൻറർനെറ്റുകൾക്കും പകുതി ഗേറ്റ് കാലതാമസത്തിനും കാരണമാകും.