So, this graph will be having one vertex for each input and output as well as one vertex for each logic gate right.
எனவே, இந்த வரைபடத்தில் ஒவ்வொரு உள்ளீடு மற்றும் வெளியீட்டிற்கும் ஒரு வெர்டெக்ஸ் இருக்கும், அதே போல் ஒவ்வொரு லாஜிக் கேட்டுக்கும் ஒரு வெர்டெக்ஸ் இருக்கும்.