So, even at the highest level when you specify the design using verilog, in the first description, I am defining the module with inputs a and sel, no enable.
അതിനാൽ, നിങ്ങൾ വെരിലോഗ് ഉപയോഗിച്ച് ഡിസൈൻ വ്യക്തമാക്കുമ്പോൾ ഉയർന്ന തലത്തിൽ പോലും, ആദ്യ വിവരണത്തിൽ, എ, സെൽ ഇൻപുട്ടുകൾ ഉപയോഗിച്ച് ഞാൻ മൊഡ്യൂളിനെ നിർവചിക്കുന്നു, എനേബിൾ ഇല്ല.