So, even at the highest level when you specify the design using verilog, in the first description, I am defining the module with inputs a and sel, no enable.
તેથી, ઉચ્ચતમ સ્તર પર પણ જ્યારે તમે વેરીલોગનો ઉપયોગ કરીને ડિઝાઇનનો ઉલ્લેખ કરો છો, પ્રથમ વર્ણનમાં, હું મોડ્યુલને ઇનપુટ્સ a અને sel સાથે વ્યાખ્યાયિત કરું છું, કોઈ સક્ષમ નથી.