So, that source impedance and input impedance they should be conjugately related also in the output side the load impedance and the output impedance, they should be conjugately related then between load and impedance matching network. You would not have any mismatch problem between source and the impedance matching network input, you would not have any mismatch problem.
ಆದ್ದರಿಂದ ಆ ಮೂಲ ಪ್ರತಿರೋಧ ಮತ್ತು ಇನ್ಫುಟ್ ಪ್ರತಿರೋಧಗಳು ಸಂಯುಕ್ತವಾಗಿ ಸಂಬಂಧಿಸಿರಬೇಕು, ಅದೇ ರೀತಿ ಔಟ್ಪುಟ್ ಬದಿಯಲ್ಲಿ ಲೋಡ್ ಪ್ರತಿರೋಧ ಮತ್ತು ಔಟ್ಪುಟ್ ಪ್ರತಿರೋಧವು ಅವು ಸಂಯುಕ್ತವಾಗಿ ಸಂಬಂಧಿಸಿರಬೇಕು ನಂತರ ಲೋಡ್ ಮತ್ತು ಪ್ರತಿರೋಧ ಹೊಂದಾಣಿಕೆ ಜಾಲದ ನಡುವೆ ನೀವು ಯಾವುದೇ ಮಿಸ್ ಮ್ಯಾಚ್ ಸಮಸ್ಯೆಯನ್ನು ಹೊಂದಿರುವುದಿಲ್ಲ, ಅಂತೆಯೇ ಮೂಲ ಮತ್ತು ಪ್ರತಿರೋಧ ಹೊಂದಾಣಿಕೆ ಜಾಲದ ಇನ್ಫುಟ್ ನಡುವೆ ನೀವು ಯಾವುದೇ ಮಿಸ್ ಮ್ಯಾಚ್ ಸಮಸ್ಯೆಯನ್ನು ಹೊಂದಿರುವುದಿಲ್ಲ.