В данной работе исследуется метод сокращения времени тестирования неисправностей цифровой СБИС за счёт дублирования отдельных функциональных триггеров. Сокращение времени тестирования обусловлено увеличением тестируемости сигналов, а также снижением взаимных конфликтов неисправностей в логических путях СБИС. Предложен алгоритм отбора триггеров для дублирования на основе поиска логических путей с наибольшим числом источников сигналов, который был использован при проектировании встроенных средств тестирования ряда заказных блоков и систем-на-кристалле. Результаты показали снижение времени тестирования в среднем на 14,4% при аппаратурных затратах, не превышающих 1,2% общей площади СБИС.
тестирование, отбраковка микросхем, дублирования триггеров, компрессия тестовых сигналов, моделирование