В статье обсуждается использование разработанного авторами VHDL-симулятора, предназначенного для HW/SW-проектирования встроенных систем. На простом примере проиллюстрированы возможности симулятора, методологические аспекты разработки VHDL-описаний поведенческих моделей аппаратуры, обсуждена концепция моделирования, приведены результаты верификации модели.
встроенная система, совместное аппаратно-программное проектирование, vhdl-снмулятор, имитационное моделирование