Приведено описание аппаратных реализаций матричного и табличного алгоритмов вычисления контрольной суммы CRC32 на программируемых логических интегральных схемах Cyclone фирмы Altera макета SDK-6.1. Показаны особенности аппаратной реализации на примере описания блоков вычисления CRC32 и работоспособность спроектированных устройств на конкретных примерах. Проведено исследование алгоритмов на основе сравнения блоков вычисления CRC32 по занимаемым логическим ячейкам и временным задержкам.
контрольная сумма, табличный алгоритм, матричный алгоритм, аппаратная реализация