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ロジカルエフォート
ロジカルエフォート（Logical effort）とは1991年にIvan SutherlandとBob Sproullによって造られた用語であり、CMOS回路の遅延を推定するための簡便な方法に用いられる概念である。
ロジカルエフォートによる考え方を適切に使用することで、特定の機能を持つ論理ゲートの選択と、最小遅延を実現するためのゲートのサイズやステージ数の設定に役立つ。